為什么芯片上會(huì)設(shè)計(jì)冗余電路？

冗余電路會(huì)升高成本，降低性能和提升功耗。但實(shí)際上又真的能刪減多少呢?當(dāng)人們被問到這個(gè)問題的時(shí)候往往會(huì)比較保守或者認(rèn)為這是展現(xiàn)架構(gòu)，設(shè)計(jì)過程以及IP優(yōu)勢的好機(jī)會(huì)。IP供應(yīng)商也是這樣認(rèn)為。其他人則指出，冗余電路的整體概念有點(diǎn)奇怪，因?yàn)樗窃噲D以合理價(jià)格獲得足夠好上市產(chǎn)品的自然產(chǎn)物。

芯片制造商試圖利用額外面積有很多原因：

• 余量 添加額外的電路雖然會(huì)耗費(fèi)更多的金錢，但是它允許芯片制造商緩沖時(shí)序問題以及處理可能存在的變化。

• 成熟度 使用已經(jīng)被驗(yàn)證過的IP可以降低風(fēng)險(xiǎn)，即使它可能提供比所需更多的功能。

• 可擴(kuò)展性 在新的或者競爭激烈的行業(yè)中，留下空間和連接端口來集成額外的功能至關(guān)重要，因?yàn)橛锌赡苓@些芯片在上市之前就已經(jīng)過時(shí)了。

• 靈活性 應(yīng)用處理器可能是執(zhí)行特定功能最有效的方法，它們能提供安全性，靈活性和可擴(kuò)展性。

• 不斷發(fā)展的標(biāo)準(zhǔn) 在汽車或者通訊等新興和不斷變化的市場中，標(biāo)準(zhǔn)的變化幾乎是無法避免的。擁有在不完全重做芯片而不斷更新標(biāo)準(zhǔn)的能力長久看來可以節(jié)省不少時(shí)間和金錢。

幾乎所有人都認(rèn)為冗余電路可以減少，問題是可以減少多少以及需要的代價(jià)。

冗余電路與經(jīng)濟(jì)

Achronix營銷副總裁Steve Mensor表示：“縱觀所有設(shè)計(jì)，很少有人能說‘我完全使用了所有的邏輯功能與內(nèi)存’。對(duì)于板級(jí)FPGA來說，公司可能只會(huì)使用其中一半的功能，而另一半并沒有使用的需求，或者找不到適當(dāng)?shù)馁Y源平衡來獲得更高的利用率。”

冗余電路必須以正確的術(shù)語來定義

Flex Logix首席執(zhí)行官Geoffrey Tate表示：“作為IP供應(yīng)商，我們正在努力實(shí)現(xiàn)利潤最大化，而客戶也正在努力實(shí)現(xiàn)利潤最大化。他們希望得到可以獲得的最優(yōu)化的IP，但最大限度地減少浪費(fèi)并不客觀。在考慮其他重要因素(如成本，可用性以及在硅片上已驗(yàn)證的IP)時(shí)，要盡可能接近他們想要的。”

Mobivil首席執(zhí)行官Ravi Thummarukudy也肯定了已驗(yàn)證IP的價(jià)值：“在物理知識(shí)產(chǎn)權(quán)領(lǐng)域，工作的價(jià)值比優(yōu)化設(shè)計(jì)更重要。如果有人擁有了能正常工作的IP，那么即使它們具有稍微不同的功能，他們也會(huì)選擇已驗(yàn)證的IP，盡管它可能不是最優(yōu)化的。”

不同設(shè)計(jì)類型之間的經(jīng)濟(jì)效益區(qū)別是很大的。Codasip的顧問Dan Ganousis說：“有很大一部分市場會(huì)為了減少風(fēng)險(xiǎn)而接受浪費(fèi)。那些以9位數(shù)的預(yù)算和1500萬美元到2000萬美元的掩膜版構(gòu)建10nm設(shè)計(jì)的人無法承受風(fēng)險(xiǎn)。越深入先進(jìn)IC設(shè)計(jì)，風(fēng)險(xiǎn)就越小。新興的物聯(lián)網(wǎng)市場則與之相反。對(duì)于他們來說，產(chǎn)品上市時(shí)間比風(fēng)險(xiǎn)更重要，落后競爭對(duì)手六個(gè)月就不能發(fā)布產(chǎn)品了。我們也看到了很多真正關(guān)心低功耗和高安全性的人。”

IP的選擇與配置

如何正確選擇IP是設(shè)計(jì)的一部分。ClioSoft營銷副總裁Ranjit Adhikary指出：“我們需要大量時(shí)間來正確地選擇和鑒定IP。一個(gè)不好的IP選擇可能會(huì)在以后的流程中引起問題。通過比較不同IP以及配置，可以很容易得到IP已通過驗(yàn)證的代工廠，開放問題等細(xì)節(jié)。我們針對(duì)不同應(yīng)用場景使用不同的IP配置，并建立一個(gè)可分類的機(jī)制。”

對(duì)于IP供應(yīng)商來講，可配置性至關(guān)重要。 Silvaco IP部門總經(jīng)理Warren Savage說：“可配置性是確保客戶能夠創(chuàng)造最佳設(shè)計(jì)的關(guān)鍵。但是，可配置性是給開發(fā)過程增加了大量成本，因?yàn)樗袌鼍岸夹枰?yàn)證。此外，我們必須付出巨大努力讓客戶清楚如何正確配置IP，并且確保所有參數(shù)有效。”

在很多情況下可配置性都成為了一個(gè)挑戰(zhàn)。Synopsys的DesignWare模擬組和MSIP解決方案集團(tuán)營銷組高級(jí)主管Navraj Nandra說：“我們?yōu)镈DR控制器提供了一個(gè)實(shí)用工具，這是一個(gè)可配置工具，允許客戶根據(jù)運(yùn)行模式，地址映射以及其面積/功率/延遲要求來得到不同的結(jié)果。一共有20個(gè)參數(shù)可供輸入，通過這些參數(shù)可以得到一個(gè)優(yōu)化的控制器RTL網(wǎng)表。沒有這個(gè)實(shí)用工具，客戶很難得到一個(gè)定制IP。”

選擇參數(shù)也是一件很復(fù)雜的事情。Mobiveil的Thummarukudy說：“客戶通常會(huì)有吞吐量/面積/功耗的要求，或者例如通道數(shù)量這樣的特定需求。但是我們是精通每個(gè)協(xié)議，可以根據(jù)客戶要求配置IP，所以控制器空間的浪費(fèi)會(huì)少于其他人。“

在許多情況下，IP配置的應(yīng)用程序可能變得與IP本身一樣復(fù)雜

Nandra補(bǔ)充說道：“我們不想使用太多的配置選項(xiàng)以致于IP膨脹變大，所以我們選擇以自下而上的方式將配置參數(shù)添加到工具中。這意味著我們需要不停積累系統(tǒng)知識(shí)。為了能做出正確的配置，你必須知道這些參數(shù)的用途。因此，IP和工具都會(huì)變得很復(fù)雜。這樣的話，我們需要會(huì)配置IP參數(shù)或者客戶自己能配置。”

為了確保有效性，需要仔細(xì)設(shè)計(jì)IP。Uniquify公司營銷副總裁Graham Bell表示：“最大限度地減少IP的浪費(fèi)取決于IP架構(gòu)師的智慧。架構(gòu)師搜尋一種可縮減和擴(kuò)展的架構(gòu)，并能提供所需的性能。新的創(chuàng)新架構(gòu)是IP設(shè)計(jì)公司的寶貴財(cái)富。”

但是可配置性依然存在限制。Sonics首席技術(shù)官Drew Wingard說：“對(duì)于NoC設(shè)計(jì)，我們意識(shí)到將無法使用現(xiàn)有HDL的參數(shù)化功能。我們開始使用其他編程語言對(duì)RTL進(jìn)行解釋來達(dá)到靈活性和可配置性，因此可以選擇性地啟用功能并避免浪費(fèi)。”

其他人則希望編譯器能夠創(chuàng)建高效的IP。西門子旗下Mentor公司IP部門總經(jīng)理Farzad Zarrinfar說：“編譯器可以用來產(chǎn)生最佳的IP模塊。例如，客戶可以在架構(gòu)層面使用編譯器對(duì)速度，面積和功耗進(jìn)行權(quán)衡分析?；蛘?，如果不需要某個(gè)多余的功能，編譯器就會(huì)將之刪除，使IP規(guī)模得以減小。”

Savage承認(rèn)：“可配置IP的底線是從硅成本的角度來講，不會(huì)比常用IP更高。通過可配置IP將產(chǎn)品推向市場的好處是成本更低，速度更快，安全性更高。”

可綜合IP

再進(jìn)一步擴(kuò)展可能是將IP提升至更高的抽象層次，隨之帶來了幾個(gè)問題。Codasip的Ganousis認(rèn)為：“高層次設(shè)計(jì)在語言方面受到了阻撓。System C是一種很好的驗(yàn)證語言，但想要將其變?yōu)橐环N實(shí)現(xiàn)語言已被證明是很困難的。一種解決方法是降低語言的難度直至可以被編譯，但是這樣又失去了很多語言的能力和功能。此外，如何編寫一個(gè)非常簡潔的模式的能力對(duì)于大多數(shù)RTL編寫者來說比較難達(dá)到。”[!--empirenews.page--]

在其他領(lǐng)域，技術(shù)是有所缺失的。“綜合試圖將目標(biāo)功能最大化，”Wingard解釋說。 “問題在于，目標(biāo)功能在SoC的性能表現(xiàn)并不能用代數(shù)來描述。因此，我可以擁有一個(gè)圍繞一組延遲約束進(jìn)行優(yōu)化的綜合引擎，它甚至可以優(yōu)化產(chǎn)出的約束，但是這些約束并不考慮內(nèi)存控制器的實(shí)際表現(xiàn)，因?yàn)镈RAM控制器的實(shí)際吞吐量取決于地址模式，突發(fā)長度和與其交互的組件的時(shí)域行為。 我們不知道任何一種可以在滿足芯片性能需求的情況下處理大部分基礎(chǔ)挑戰(zhàn)的綜合算法。”

硬核

硬核通常與行業(yè)標(biāo)準(zhǔn)接口相關(guān)。Cadence設(shè)計(jì)IP組設(shè)計(jì)工程總監(jiān)Tom Wong說：“一級(jí)IP供應(yīng)商現(xiàn)在都是非常專業(yè)的。我沒有看到任何一家供應(yīng)商在相同的代工廠的工藝節(jié)點(diǎn)中部署相同的IP，畢竟這與跟競爭對(duì)手比較還容易得多。對(duì)于硬核來講，真正重要的是余量，質(zhì)量，成熟度以及在硅片上得到驗(yàn)證。”

在這個(gè)層面上有很多區(qū)分的方法。Synopsys的Nandra解釋了為什么外形可以成為區(qū)分的一個(gè)因素：“大型應(yīng)用處理器正在嘗試將大量接口IP放在芯片的邊緣，并且它們是由I / O限制。僅是減小功能模塊的大小是無濟(jì)于事的，因?yàn)椴]有增加引腳。這些客戶希望PHY高而瘦，以便IP具有不影響邊界的寬高比。在數(shù)據(jù)中心市場，他們更看重的是性能，采用在芯片頂層使用復(fù)雜的bump方案。他們希望IP寬且短，這樣信號(hào)和地的引腳可以在頂層金屬匹配對(duì)應(yīng)的層次。”

Cadence的Wong增加了另一種區(qū)分方式。“在某些情況下，單個(gè)PHY同時(shí)支持DDR3 / 3L，DDR4和LPDDR3 / 4接口，這樣我們可以使用組合DDR / LPDDR PHY。好處是可以往后兼容，所以SoC在市場上可能存在五年或更長時(shí)間。可以在出現(xiàn)價(jià)格交叉的時(shí)候，連接不同的內(nèi)存類型，因?yàn)楫?dāng)一個(gè)內(nèi)存類型過時(shí)的時(shí)候，新的內(nèi)存會(huì)變得更便宜。在SoC中采用組合存儲(chǔ)PHY可以延長芯片的生命周期。”

在某些情況下，同一顆裸片可能被不同產(chǎn)品采用。 Mobiveil的Thummarukudy補(bǔ)充說：“一個(gè)設(shè)計(jì)在不同封裝方案和價(jià)格可能會(huì)有額外的SerDes。這是一個(gè)基于經(jīng)濟(jì)效應(yīng)的決定。”

PHY也可以與控制器集成來進(jìn)一步節(jié)省成本。Nandra補(bǔ)充說：“當(dāng)將兩者結(jié)合在一起的時(shí)候，可以消除PHY和控制器之間在互操作性要求方面的所有浪費(fèi)。完整的解決方案可以減少門的數(shù)量，我們已經(jīng)看到了可以提供20%更低延遲和更小面積的案例。”

提高魯棒性

將一個(gè)設(shè)計(jì)優(yōu)化到極致并不一定是最好的辦法。Thummarukudy指出：“設(shè)計(jì)的許多方面都是經(jīng)驗(yàn)法則。他們可能會(huì)要求預(yù)留30%的余量，來提供一個(gè)時(shí)序緩沖。這可以在物理設(shè)計(jì)中處理遇到的異常情況。這種余量絕不是浪費(fèi)，更像是物理設(shè)計(jì)或過程關(guān)鍵問題的保險(xiǎn)。”

危險(xiǎn)增加了太多。Wingard解釋說：“我可以定制系統(tǒng)在處理器和內(nèi)存之間擁有足夠的緩沖，這樣即使內(nèi)存被最大程度地加載，并且處理器和內(nèi)存之間的事務(wù)流量有最大的延遲，那么處理器可以覆蓋許多事務(wù)問題”。 如果我的平均內(nèi)存延遲足夠短，這樣的交易量就會(huì)減少，那么我已經(jīng)過度設(shè)計(jì)了。當(dāng) 人們決定這是否值得的時(shí)候? 如果您為一般事件設(shè)計(jì)了芯片，則可能無法正常工作。 當(dāng)你有爭議的時(shí)候，事情會(huì)減慢，你將會(huì)降低你所需要的資源的一段時(shí)間，如果你沒有建立一些剩余容量的話，那么你可能永遠(yuǎn)不會(huì)趕上。因此你已經(jīng)做了一些過度的設(shè)計(jì)，性能架構(gòu)的技術(shù)正在認(rèn)識(shí)到多少是合適的。

適型化是重要的，定義真實(shí)的場景或用例是確保重要性能需求可以得到滿足的一種方式。 Breker驗(yàn)證系統(tǒng)公司首席執(zhí)行官Adnan Hamid說：“新興的可移植刺激標(biāo)準(zhǔn)將為系統(tǒng)架構(gòu)師提供一個(gè)有價(jià)值的工具，以便能夠定義重要的場景。 “這些用例作為驗(yàn)證團(tuán)隊(duì)的起點(diǎn)，并驗(yàn)證實(shí)施是否符合規(guī)范。”

架構(gòu)性浪費(fèi)

除了適型化互連結(jié)構(gòu)之外，架構(gòu)師還必須提供適當(dāng)?shù)奶幚砟芰?，這正在成為一個(gè)更困難的任務(wù)。 Achronix的Mensor指出：“CPU在很大程度上被超越，盡管他們?nèi)匀焕^續(xù)按摩爾定律上升曲線，但和以前相比已經(jīng)變慢。” “單核性能基本上被封頂了，可以添加的內(nèi)核數(shù)量沒有下降的改善是有限。 所以是有限度的。”

有些人正在尋求更好的處理器。 Uniquify的貝爾說：“指令集架構(gòu)(ISA)會(huì)影響基于處理器的設(shè)計(jì)中的面積和功耗。 “新的RISC-V ISA允許定制以提供設(shè)計(jì)中所需的指令。 這意味著通過消除冗余指令和硅來降低功耗和減小面積。”

Ganousis補(bǔ)充說，“為了消除浪費(fèi)，你必須去除那些無用的晶體管。那些晶體管泄漏電流，而且您必須意識(shí)到?jīng)]有EDA公司或代工廠想去消除浪費(fèi)。 如果你主張客戶，你要提出一個(gè)不同于EDA和代工廠提供的答案。”

所有處理器都需要大小合適的內(nèi)存。 Flex Logix的Tate補(bǔ)充說：“人們編寫C代碼，并且他們知道他們將來會(huì)升級(jí)代碼。” “多少額外的內(nèi)存應(yīng)該投入多少? 這是一種風(fēng)險(xiǎn)和回報(bào)的情形，花費(fèi)額外的硅提供更多的靈活性，但短期成本。”

有些甚至看到CPU太低效率和浪費(fèi)。 Mensor說：“有大量證據(jù)表明，和CPU集群實(shí)現(xiàn)相比FPGA功耗更有效率。” “CPU是高功率解決方案，雖然非常靈活，但它們比使用FPGA執(zhí)行相同的功能多消耗一個(gè)數(shù)量級(jí)的功率。 使用FPGA的挑戰(zhàn)在于，當(dāng)編程時(shí)，它是要做一個(gè)特定的功能，而CPU則是要做任何功能。 CPU目的是編程，而FPGA的意圖是在編程之后運(yùn)行該功能。 所以有些部分重新配置和即時(shí)配置，使功能的更改更快更靈活，但這仍然是少數(shù)的情況。”

FPGA本身提供了一些有趣的權(quán)衡。 Mensor說：“我們使用標(biāo)準(zhǔn)單元實(shí)現(xiàn)FPGA，以便我們可以更快地實(shí)現(xiàn)設(shè)計(jì)，并可以覆蓋多個(gè)流程節(jié)點(diǎn)。” “但是，我們確實(shí)優(yōu)化了幾個(gè)標(biāo)準(zhǔn)單元，如多路復(fù)用器。 我們?cè)陂_關(guān)矩陣中使用很多，并且當(dāng)FPGA被編程路由時(shí)改變多路復(fù)用器。 他們不必從一個(gè)輸入快速切換到另一個(gè)輸入，因?yàn)樗鼈儾唤?jīng)常執(zhí)行。 這允許一個(gè)非常優(yōu)化的單元。”

充分利用FPGA是不可能的。 他補(bǔ)充道：“在任何FPGA中都將占用開銷。” “雖然設(shè)計(jì)可能會(huì)變化很小，在某些時(shí)候，您可能會(huì)接近100%的利用率。 那么你將難以做地布局布線。 您必須有一些冗余才能繼續(xù)保持靈活性。 即使是最小的變化也許意味著沒有足夠的靈活性來做出改變。”[!--empirenews.page--]

Tate目前的想法是，團(tuán)隊(duì)?wèi)?yīng)該增加三分之一的能力，隨著時(shí)間的推移，如果這是一個(gè)好的數(shù)字，他們將獲得經(jīng)驗(yàn)并學(xué)習(xí)。

結(jié)論

所有設(shè)計(jì)都包含冗余，摩爾定律的迅速發(fā)展幾乎助長了它。 將設(shè)計(jì)推向市場比優(yōu)化它們更為重要。 但是，那些停留在舊技術(shù)中的人們正在開始面臨不同的冗余挑戰(zhàn)。 盡管需要更高的開發(fā)成本，適型化設(shè)計(jì)和消除過多的利潤成為一種降低硅面積，功耗和制造成本的方式。 物聯(lián)網(wǎng)正在挑戰(zhàn)許多“經(jīng)驗(yàn)法則”，并且可能會(huì)細(xì)流整個(gè)設(shè)計(jì)鏈。