用SoC實(shí)現(xiàn)視頻圖形引擎功能的研究

    摘要：結(jié)合實(shí)際方案對目前國內(nèi)研究熱點(diǎn)的SoC設(shè)計(jì)進(jìn)行一些討論，主要對系統(tǒng)集成、算法與系統(tǒng)芯片結(jié)構(gòu)、可測試性設(shè)計(jì)等方面進(jìn)行一些相關(guān)探討。采用基于Altera的SOPC系統(tǒng)級芯片XA10，實(shí)現(xiàn)圖形引擎功能；利用SoC平臺化設(shè)計(jì)，以達(dá)到快速進(jìn)入SoC設(shè)計(jì)領(lǐng)域的目的；希望從用戶角度入手，逐步深入SoC的IP集成特性和AMBA技術(shù)以及軟硬件聯(lián)合設(shè)計(jì)等。

    關(guān)鍵詞：SOPC可編程系統(tǒng)芯片 視頻圖形引擎機(jī) RTOS實(shí)時(shí)操作系統(tǒng)

引言

目前，國際上幾乎所有的半導(dǎo)體廠商及其相關(guān)領(lǐng)域的高科技公司都在進(jìn)軍SoC及其應(yīng)用產(chǎn)品市場，像Atmel、Xilinx、Altera、Triscend、IDT、Genesis、Cygnal、Cypress等；而國內(nèi)，由于在原來分立標(biāo)準(zhǔn)器件的IC設(shè)計(jì)時(shí)代處于落后的狀況，因此迫切希望在IC設(shè)計(jì)的第3次革命來臨的時(shí)期趕上來。但是由于國內(nèi)基礎(chǔ)薄彈，工藝線缺乏，目前所做的研究，以偏于理論性的研究和構(gòu)架的居多，而實(shí)際研究經(jīng)驗(yàn)相對較少?？删幊滔豢膳渲肧oC技術(shù)的出現(xiàn)，使我們有機(jī)會進(jìn)入構(gòu)造芯片技術(shù)結(jié)構(gòu)的領(lǐng)域。因此我們迫切要做的事就是，從事實(shí)際SoC應(yīng)用產(chǎn)品的開發(fā)研制，進(jìn)行電子信息產(chǎn)品核心SoC技術(shù)研制開發(fā)與實(shí)現(xiàn)。在這些研究實(shí)際工作中，逐步深入開展關(guān)于SoC的EDA工具算法研究與實(shí)現(xiàn)以及SoC核心技術(shù)IP的研究與實(shí)現(xiàn)。而目前可編程的SoC芯片及其開發(fā)平臺都提供了較理想的SoC技術(shù)應(yīng)用的開發(fā)工具套件。這些套件具有了一般的編譯、仿真、調(diào)試及驗(yàn)證功能，同時(shí)還針對不同的應(yīng)用，提供了豐富的IP軟核。因此，借助這些工具和芯片所提供的技術(shù)和方法，可很容易進(jìn)入SoC設(shè)計(jì)的應(yīng)用領(lǐng)域。同時(shí)，系統(tǒng)集成可以說是SoC設(shè)計(jì)的真正意義所在和主要設(shè)計(jì)瓶頸。因此，我們針對實(shí)際應(yīng)用的設(shè)計(jì)策略是，一開始就從系統(tǒng)方面考慮（當(dāng)然在真正的SoC設(shè)計(jì)中必須考慮很多工藝集成的問題，但主要可以靠IP及代工支持來完成），進(jìn)行一些實(shí)際SoC應(yīng)用項(xiàng)目設(shè)計(jì)研究探索。

1 SoC平臺的概念及意義

SoC設(shè)計(jì)最主要的一個(gè)支撐技術(shù)是超深亞微米IC設(shè)計(jì)技術(shù)。可以說，它具有專用集成電路ASIC設(shè)計(jì)的復(fù)雜程度，但又和ASIC不完全一樣。它是以超深亞微米IC設(shè)計(jì)技術(shù)為基礎(chǔ)，是建立在超深亞微米IC設(shè)計(jì)技術(shù)上的系統(tǒng)級設(shè)計(jì)，是從半導(dǎo)體工程師到電子系統(tǒng)整機(jī)工程師的轉(zhuǎn)手。要實(shí)現(xiàn)這一轉(zhuǎn)變，就必須要有SoC平臺和EDA的支持（并且現(xiàn)在合同外包，代加工業(yè)發(fā)展迅速，IP新經(jīng)濟(jì)模式等無不順應(yīng)了這一轉(zhuǎn)變需求）。

我們要想快速地進(jìn)入SoC設(shè)計(jì)行業(yè)就必須從這兩個(gè)角度入手。目前，SoC平臺主要有CSOC、SOPC、EPGA等。為了進(jìn)一步明確SoC平臺的概念，有必要首先搞清楚SoC的內(nèi)涵和外延。我們知道，SoC的內(nèi)涵和外延很自然地必須包括：實(shí)現(xiàn)復(fù)雜系統(tǒng)功能的VLSI；采用超深亞微米工藝技術(shù)；使用1個(gè)或數(shù)個(gè)嵌入式CPU或DSP；具有外部對芯片編程的能力。根據(jù)這些基本的外延，很自然地可得到SoC平臺的一些概念。其中CSOC稱為可配置系統(tǒng)級芯片，一般包括1個(gè)處理內(nèi)核、可編程邏輯陣列和其它一些通用組成部件。其應(yīng)用主要以芯核為主。SOPC則可以是全部的虛據(jù)點(diǎn)核加上FPGA模塊，像Altera的NIOS內(nèi)核模塊，而EPGA則是以FPGA為主的SoC平臺。這3者都符合SoC的外延概念。都可以說是SoC的開發(fā)設(shè)計(jì)平臺。這一市場中競爭的公司主要包括：Atmel、Quicklogic、Chameleon、Altera、Xilinx和Lucent等。利用這些現(xiàn)有的SoC平臺，SoC芯片不僅可以具有靈活編程的優(yōu)點(diǎn)，同時(shí)又具備系統(tǒng)芯片集成度高和價(jià)格低廉的優(yōu)勢。表現(xiàn)為：縮短開發(fā)的周期，減少開發(fā)費(fèi)用；避免成本高昂的掩膜變更為重新投片；實(shí)現(xiàn)基于平臺的設(shè)計(jì)；允許設(shè)計(jì)人員快速、低成本適應(yīng)標(biāo)準(zhǔn)的變化、或增加面向特定或應(yīng)用定制的功能塊；在制造和質(zhì)量控制過程中，允許軟硬件驗(yàn)證協(xié)同進(jìn)行；允許采用同一套掩膜設(shè)計(jì)多個(gè)不同功能的產(chǎn)品；允許將風(fēng)險(xiǎn)較大的元件設(shè)計(jì)到EPGA中，讓某些功能在設(shè)計(jì)完成后才予以定型；在生產(chǎn)階段改變產(chǎn)品特性或功能以延長產(chǎn)品壽命；容許在低端標(biāo)準(zhǔn)芯片中集成高端標(biāo)準(zhǔn)FPGA的功能，從而獲得高利潤。這種基于平臺的設(shè)計(jì)，可以使設(shè)計(jì)人員僅僅通過制造工藝與內(nèi)核的接口來局部地關(guān)心制造工藝，而對內(nèi)核予以更多的關(guān)注。軟硬件的協(xié)同可編程性，可以使設(shè)計(jì)人員更關(guān)注內(nèi)核功能的設(shè)計(jì)，如對內(nèi)核接口進(jìn)行標(biāo)記，而不必關(guān)注制造工藝和硬件診斷，這就更符合系統(tǒng)設(shè)計(jì)的目標(biāo)和要求。

過去，SoC項(xiàng)目設(shè)計(jì)必須需要20人以上的工程師團(tuán)階，而現(xiàn)在由于軟件工具和半導(dǎo)體技術(shù)，以及各個(gè)大公司所做的工作，使我們可以用一個(gè)很精簡的團(tuán)階進(jìn)行SoC設(shè)計(jì)；而且SoC設(shè)計(jì)一般都是基于FPGA、微處理器和存儲器結(jié)構(gòu)的，使得我們完全可以在SoC平臺上進(jìn)行SoC的初步設(shè)計(jì)。

2 研究開展

根據(jù)現(xiàn)有的IC設(shè)計(jì)水平和基礎(chǔ)設(shè)施以及資金情況，必須很好地規(guī)劃我們的SoC設(shè)計(jì)策略。就研究的形式而言，首先必須是基于平臺的SoC設(shè)計(jì)，其次必須是應(yīng)用引導(dǎo)為主的SoC設(shè)計(jì)，再次必須是多芯核片上總線的SoC設(shè)計(jì)，最后必須是以專用技術(shù)核心為主的IP式SoC設(shè)計(jì)。在研究過程中，必須利用好自己專用化的原有技術(shù)，達(dá)到滿足自己系統(tǒng)要求的目標(biāo)；同時(shí)結(jié)合實(shí)際項(xiàng)目的研究，根據(jù)“Today's PCB is tomorrow ASIC.”的經(jīng)驗(yàn)，借鑒PCB時(shí)代的系統(tǒng)集成設(shè)計(jì)概念，進(jìn)行SoC系統(tǒng)集成的研究實(shí)踐。也就是說，首先是一個(gè)以系統(tǒng)集成應(yīng)用的研究為主，然后逐步摸索SoC及EDA設(shè)計(jì)方法學(xué)和深化開展自主IP技術(shù)的過程中。而就研究的工程管理來說，有必要結(jié)合SoC的新概念設(shè)計(jì)，進(jìn)行實(shí)際應(yīng)用的再工程設(shè)計(jì)過程和比較性設(shè)計(jì)。這幾點(diǎn)都是在進(jìn)行SoC研究計(jì)劃中所考慮的因素。

3 方案具體組成

根據(jù)前面平臺設(shè)計(jì)的概念，我們采用的SoC為初步定型產(chǎn)品XA10。它具惡JTAG接口、PLL時(shí)鐘、UART接口、計(jì)數(shù)器、看門狗、擴(kuò)展存儲器接口、中斷控制器、調(diào)試測試跟蹤器、256KB皂SRAM、128KB皂DPRAM、APEX20K多芯FPGA嚓錫及ARM922T核處理器等。初始皂系統(tǒng)芯片構(gòu)成如圖1所示。

由于塔SoC設(shè)計(jì)時(shí)，很多時(shí)候是一個(gè)算法與芯片結(jié)構(gòu)、軟硬件結(jié)合的系統(tǒng)設(shè)計(jì)，因此，完全有必要針對視頻圖形引擎的應(yīng)用，結(jié)合邏輯組成框圖來討論這一問題。在視頻流處理中，數(shù)據(jù)傳輸和處理是兩個(gè)影響性能的關(guān)鍵部分（在視頻圖形引擎中，數(shù)據(jù)處理主要是圖形數(shù)據(jù)產(chǎn)生，而很少涉及浮點(diǎn)數(shù)的圖形處理，因此又可以分為視頻圖形顯示控制、繪圖填表充數(shù)據(jù)產(chǎn)生和傳輸數(shù)據(jù)）。

在我們的SoＳ方案中，將控制、狀態(tài)處理采用基于ＡＲＭ９２２Ｔ的實(shí)時(shí)操作系統(tǒng)來構(gòu)成。也就是說，對于輸入、輸出等相關(guān)邏輯控制采用軟件實(shí)現(xiàn)，繪圖的最高一級也采用軟件實(shí)現(xiàn)，這樣不僅可以完全避開浮點(diǎn)運(yùn)算的要求，而且還可以充分利用３２位ＲＩＳＣ處理器的高效率，提高整個(gè)視頻圖形引擎的性能，同時(shí)也使產(chǎn)品成本和競爭力得到大幅度的提高。而對于底層和中級的繪圖，采用ＦＰＧＡ的硬件實(shí)現(xiàn)；對于視頻的疊加和成幀處理，同樣也采用ＦＰＧＡ的硬件實(shí)現(xiàn)。這樣就從根本上解決了視頻圖形引擎的處理速度問題。有一點(diǎn)必須說明了的是，這是我們進(jìn)行ＳoC設(shè)計(jì)的關(guān)鍵點(diǎn)，更是未來ＳoC定制生產(chǎn)時(shí)必須升級到專用電路的部分，或者說是我們具有自主知識產(chǎn)權(quán)的ＩＰ內(nèi)核。開始時(shí)，會擔(dān)心在芯片版圖設(shè)計(jì)和微電子工藝方面的經(jīng)驗(yàn)不足，沒有進(jìn)行過實(shí)際工藝過程，但在經(jīng)過長期深入的調(diào)查研究之后，發(fā)現(xiàn)在市場上已經(jīng)有完整的ＦＰＧＡ轉(zhuǎn)化成ＡＳＩＣ的解決方案。現(xiàn)代ＥＤＡ的迅速發(fā)展和面對ＳoC設(shè)計(jì)的重新構(gòu)架，以及半定制ASIC的工藝列新和半導(dǎo)體生產(chǎn)工藝的迅猛發(fā)展，使我們消除了這種擔(dān)憂。我們所關(guān)心的只是芯片的整體結(jié)構(gòu)和系統(tǒng)構(gòu)成優(yōu)化，這同時(shí)也是SoC的誘人之處。在數(shù)據(jù)傳輸問題上，我們充分利用內(nèi)嵌存儲器和AMBA的片上總線體系。這樣就完全可以實(shí)現(xiàn)沒有總線速度限制的數(shù)據(jù)傳輸（這是SoC的一大優(yōu)點(diǎn)，因?yàn)樗鼜母旧辖鉀Q了限制總線速度的因素，如串?dāng)_、地跳、反射和PCB焊盤等效電容等）。如此，我們就可以實(shí)現(xiàn)低成本、低功耗。這兩點(diǎn)的實(shí)現(xiàn)都必須和實(shí)際的應(yīng)用以及實(shí)際應(yīng)用中解決方案緊密結(jié)合起來才有可能。

視頻圖形引擎機(jī)構(gòu)成框圖如圖2所示。

①系統(tǒng)參數(shù)及繪圖指令的接受?？梢杂肍PGA實(shí)現(xiàn)數(shù)字總線的接收功能，但是對于完整總線，這是一個(gè)相當(dāng)復(fù)雜的設(shè)計(jì)過程（也不屬于項(xiàng)目重點(diǎn)組成部分）。因此，先采用專用外接芯片實(shí)現(xiàn)此功能，再根據(jù)經(jīng)驗(yàn)用8KB的雙口存儲器（在SoC中）作為數(shù)據(jù)接收緩沖。

②系統(tǒng)控制器。采用支持實(shí)時(shí)操作系統(tǒng)的ARM922T（在SoC中）完成各種輸入輸出、中斷響應(yīng)控制，以及高級繪圖指令和程序構(gòu)架。實(shí)時(shí)操作系統(tǒng)采用μC/OS-II。

③字模及圖例庫。采用外部非易失性存儲器加載到SRAM（在SoC中），因?yàn)橐?048×2048的筆劃信號術(shù)語，根據(jù)屏幕大小至少需要24×24以上的點(diǎn)陣顯示漢字（最好是有40×40或者72×72的漢字顯示）。于是需要不是127個(gè)ASCII碼和約200個(gè)漢字的字模庫、大小接近200KB的存儲容量，因此，采用嵌入式的SRAM來實(shí)現(xiàn)是不合理的。根據(jù)漢字及ASCII碼的編碼規(guī)律，我們決定采用解碼方式實(shí)現(xiàn)。應(yīng)用FPGA的高速和并行性來實(shí)現(xiàn)解碼，使數(shù)字、文字等筆劃視頻信號的產(chǎn)生成為系統(tǒng)瓶頸。

④視頻格式控制。在加載FPGA程序，提供實(shí)現(xiàn)其功能時(shí)的一些控制功能；可以初步實(shí)現(xiàn)多視頻格式支持的功能；

⑤視頻圖形產(chǎn)生。主要是處理符合視頻流格式的掃描數(shù)據(jù)流。采用FPGA（在SoC中）的方式實(shí)現(xiàn)，對來自筆劃、簡單圖形與合成的視頻進(jìn)行圖像掃描數(shù)據(jù)流的輸出。

⑥顯示時(shí)序控制。利用PLL和ARM922T的計(jì)數(shù)器及中斷（在SoC中）來和一定的簡單邏輯產(chǎn)生視頻格式要求的時(shí)序，以達(dá)到各種控制和同步。

⑦視頻疊加控制。利用FPGA（在SoC中）實(shí)現(xiàn)與外視頻的疊加控制功能。在這里只做簡單的前景和背景處理（即簡單的疊加功能），不涉及剪裁、遮擋等三維圖形問題；

⑧視頻協(xié)議傳輸。實(shí)現(xiàn)視頻流成幀和發(fā)送。采用一種圖形傳輸協(xié)議來進(jìn)行圖形的傳輸，初步先采用專用芯片，以后再考慮升級為芯片內(nèi)集成，一級傳輸緩存采用DPRAM來傳輸（在SoC中），如果系統(tǒng)要求用到二級緩存的話，可方便地實(shí)現(xiàn)VRAM接口。

4 設(shè)計(jì)的實(shí)際經(jīng)驗(yàn)

在實(shí)際的設(shè)計(jì)過程中，以下幾點(diǎn)值得注意。

（1）IP庫的調(diào)查和庫選擇

有時(shí)候，我們會擔(dān)心所選定的SoC平臺會限制SoC設(shè)計(jì)。而實(shí)際上，我們在選用這一平臺時(shí)，做過詳細(xì)的IP庫調(diào)查。我們所選用的IP核構(gòu)是十分通用的IP核，比如ARM核，一些關(guān)鍵部件均由FPGA自主研制開發(fā)，因此其技術(shù)具有很大的通用性。而Altera是世界上典型的Fabless公司之一，其屬下并沒有生產(chǎn)線，所以其工藝參數(shù)也是通過代加工實(shí)現(xiàn)得到的。其生產(chǎn)廠臺積電TSMC也將馬上進(jìn)駐上海，因此我們完全可以去掉這樣的擔(dān)心。

（2）算法與芯片結(jié)構(gòu)

在我們所進(jìn)行的SoC研究中，算法與芯片結(jié)構(gòu)主要是從系統(tǒng)應(yīng)用規(guī)劃、視頻處理速度要求、實(shí)現(xiàn)方便可行性以及VHDL編程實(shí)現(xiàn)結(jié)構(gòu)優(yōu)化等幾個(gè)角度入手；同時(shí)結(jié)合所用FPGA的實(shí)際結(jié)構(gòu)，進(jìn)行算法與芯片結(jié)構(gòu)的考慮。從相關(guān)系統(tǒng)應(yīng)用核心算法出發(fā)，討論其實(shí)現(xiàn)過程和性能比較。像底層圖形庫的繪制算法、反走樣算法、多屏幕實(shí)時(shí)處理調(diào)度算法等等。

（3）軟硬件系統(tǒng)設(shè)計(jì)

具有一個(gè)微處理器和可編程性是SoC的基本概念外延，因此很有必要在SoC設(shè)計(jì)中進(jìn)行軟硬件協(xié)同設(shè)計(jì)。軟硬件協(xié)同設(shè)計(jì)可以說一直是個(gè)挑戰(zhàn)，因?yàn)樗扔蠸oC設(shè)計(jì)的靈活性，又有SoC設(shè)計(jì)中難以揣摩、充滿變數(shù)的特征。而且它還涉及到硬件資源的規(guī)劃和艇，甚至?xí)P(guān)系到整個(gè)系統(tǒng)性能的實(shí)現(xiàn)。這一切無不要求我們必須從一開始就仔細(xì)地考慮這一問題。在實(shí)際研究項(xiàng)目中，我們采用片上操作系統(tǒng)COS（Chip Operating System），以求符合SoC設(shè)計(jì)中辦IP特性（主要指靈活性、可繼承性和可復(fù)用性等特性）。結(jié)合ARM922T芯核的實(shí)際體系結(jié)構(gòu)、性能和指令結(jié)構(gòu)進(jìn)行軟硬件系統(tǒng)設(shè)計(jì)，在各個(gè)模塊之間進(jìn)行通信、傳輸、控制等，實(shí)現(xiàn)設(shè)計(jì)的一體化。

    （4）系統(tǒng)集成設(shè)計(jì)

在系統(tǒng)集成設(shè)計(jì)中，我們就所選用的IP核進(jìn)行無縫連接系統(tǒng)設(shè)計(jì)，以及相關(guān)的可測試和低功耗管理設(shè)計(jì)，主要是通過各個(gè)模塊的測試接口和模塊來實(shí)現(xiàn)的，而低功耗管理主要是通過一些系統(tǒng)狀態(tài)和各個(gè)模塊間專用接口以及OCB的橋接控制等來實(shí)現(xiàn)。當(dāng)然，由于我們選擇的是平臺設(shè)計(jì)概念，所以AMBA的橋接主要是采用Altera技術(shù)，主要工作綜合各個(gè)IP可測試性、功率管理特性以及各個(gè)IP接口的設(shè)計(jì)。

5 總結(jié)

由于我國目前還是IC設(shè)計(jì)行業(yè)基礎(chǔ)薄弱的國家，為了提高我們的IC（SoC）設(shè)計(jì)能力，做以下方面的總結(jié)：

①EDA工具。在本SoC設(shè)計(jì)項(xiàng)目中主要采用Altera的SOPC開發(fā)環(huán)境QUARTUS II，采用工業(yè)級的集成分析軟件和PowerGaugeTM分析軟件，并增強(qiáng)企業(yè)驗(yàn)證工具，同時(shí)集成配有PowerFitTM裝配器，進(jìn)行新的時(shí)間驅(qū)動布線。語言描述采用VHDL語言和C語言。

②HDL語言工具。本研究中采用VHDL語言，并且在低層上就強(qiáng)調(diào)其結(jié)構(gòu)和傳輸連接上的性能；結(jié)合VHDL語言結(jié)構(gòu)性好的特點(diǎn)，彌補(bǔ)其在系統(tǒng)設(shè)計(jì)時(shí)的缺陷（目前尚無一個(gè)完善的系統(tǒng)設(shè)計(jì)語言）；采用自頂至下的模塊化設(shè)計(jì)，強(qiáng)調(diào)詳細(xì)的配置和接口標(biāo)準(zhǔn)化。

③IP技術(shù)。主要是各個(gè)IP的現(xiàn)有資源、接口、可測試性、規(guī)范化，像我們實(shí)際應(yīng)用中ARM核的現(xiàn)有資源與接口、APEX20K的資源規(guī)劃、實(shí)際系統(tǒng)要求等。

6 結(jié)論

*以實(shí)際系統(tǒng)應(yīng)用為主切入SoC設(shè)計(jì)，是符合當(dāng)前SoC設(shè)計(jì)和我國實(shí)際情況的研究方式。

*系統(tǒng)集成IS是SoC設(shè)計(jì)的真正內(nèi)涵。

*采用SoC平臺概念，可以快速進(jìn)入SoC設(shè)計(jì)領(lǐng)域。

*特有的應(yīng)用IP核，是SoC設(shè)計(jì)未來生命的關(guān)鍵所在。

*系統(tǒng)集成IS設(shè)計(jì)方法、EDA等基礎(chǔ)討論更是SoC設(shè)計(jì)的意義所在。