FPGA的并行多通道激勵信號產(chǎn)生模塊
[導(dǎo)讀]FPGA的并行多通道激勵信號產(chǎn)生模塊
引 言
并行測試的實現(xiàn)途徑分為軟件方式和硬件方式。用軟件方式實現(xiàn)并行測試，關(guān)鍵是對測試任務(wù)的分解和調(diào)度，但可能會產(chǎn)生競爭或者死鎖現(xiàn)象。因此，在測試資源有限并且任務(wù)分解和調(diào)度算法不成熟的情況下，用軟件實現(xiàn)并行測試會很困難。用硬件方式實現(xiàn)并行測試時，需要通過提供充足的測試資源來滿足并行測試的需求，而并行測試過程中激勵資源不足同樣會造成任務(wù)分解和調(diào)度難度增加，甚至導(dǎo)致競爭和死鎖，影響并行測試實現(xiàn)。因此，對多通道并行激勵信號的需求也是影響并行測試的關(guān)鍵因素。
1 并行測試技術(shù)
并行測試技術(shù)是把并行技術(shù)引入測試領(lǐng)域中，可以較好地完成同時對多個被測對象(UUT)任務(wù)進(jìn)行測試的一種先進(jìn)的測試方法和技術(shù)，屬于下一代測試技術(shù)范疇，是支撐NxTest ATS的新技術(shù)之一。它根植于并行處理技術(shù)，其宏觀表現(xiàn)為：在并行測試程序的控制下對多個被測對象(UUTs)同時測試。相比傳統(tǒng)順序測試技術(shù)，它通過對系統(tǒng)資源的優(yōu)化利用，可以大幅度提高測試效能及測試質(zhì)量，提高測試資源利用率，降低整個武器裝備測試成本。因此，研究并行測試技術(shù)對我國測試技術(shù)的發(fā)展和提高武器裝備戰(zhàn)時的快速維護(hù)保障能力具有重要意義。
2 多通道波形產(chǎn)生模塊
設(shè)計采用Altera公司的EP2C35作為整個系統(tǒng)的控制芯片，承擔(dān)整個并行多通道信號產(chǎn)生模塊的控制工作，內(nèi)部主要包括Nios II嵌入式軟核、波形產(chǎn)生控制器、PCI控制器等。
多通道波形產(chǎn)生模塊主要包括4個子模塊，分別為波形產(chǎn)生控制模塊、信號產(chǎn)生模塊、同步電路模塊和調(diào)理輸出模塊。波形產(chǎn)生模塊采用DDS技術(shù)，該技術(shù)產(chǎn)生的波形具備波形頻譜純凈，穩(wěn)定度高，切換時間短，頻率、相位和幅度可調(diào)等特點。設(shè)計中采用ADI公司的AD9854芯片來實現(xiàn)此模塊的功能。
波形產(chǎn)生模塊為4個通道，各通道之間相互獨立，且可以在不影響其他通道工作的情況下獨立地發(fā)起或者終止輸出。同時為了滿足測試系統(tǒng)對多路同步激勵的需求，模塊還需具備多通道同步的能力，并可以配置同步的通道數(shù)量及各通道間相互信號關(guān)系。輸出激勵的控制命令信號經(jīng)PCI總線傳輸?shù)?strong>FPGA中，F(xiàn)PGA將接收到的命令經(jīng)過解析后分別送入同步模塊、DDS信號產(chǎn)生模塊和調(diào)理輸出模塊。各通道的DDS信號產(chǎn)生模塊接收到控制命令后與同步模塊配合產(chǎn)生同步或者異步激勵，最后由調(diào)理輸出模塊實現(xiàn)輸出波形的濾波和幅度控制。圖1為多通道波形產(chǎn)生模塊硬件設(shè)計原理框圖。
[!--empirenews.page--]3 多通道波形控制器
3.1 結(jié) 構(gòu)
波形產(chǎn)生控制器是整個模塊正常運行的核心，主要完成信號產(chǎn)生控制、信號增益控制以及同步控制。多通道波形產(chǎn)生控制器主要由異步FIFO、同步邏輯與信號產(chǎn)生和調(diào)理輸出組成，圖2為波形產(chǎn)生控制器的結(jié)構(gòu)框圖。用戶控制命令經(jīng)PCI控制器傳輸至Nios II嵌入式軟核后，首先經(jīng)過譯碼處理，將控制命令按通道進(jìn)行分類，而后傳輸至波形產(chǎn)生控制器中的異步FIFO進(jìn)行緩沖。此刻各通道的控制命令主要包括同步命令、信號產(chǎn)生控制字以及增益控制命令，經(jīng)過串／并轉(zhuǎn)換后的同步命令控制著通道間的同步時序關(guān)系，而信號產(chǎn)生控制字和增益控制字則以并行方式輸出至外圍電路中，完成信號產(chǎn)生和調(diào)理輸出。
3.2 實 現(xiàn)
3.2.1 異步FIFO
多通道信號產(chǎn)生控制器中具有4個獨立的FIFO，主要用于緩沖PCI控制器與波形產(chǎn)生控制器2個異步時鐘域的數(shù)據(jù)傳輸，主要包括讀／寫時鐘信號、讀／寫請求信號、數(shù)據(jù)輸入／輸出信號和空／滿標(biāo)志位。讀請求信號(rdreq)有效時，在讀時鐘(rdclk)的上升沿處FIFO輸出數(shù)據(jù)；寫請求信號(wrreq)有效時，在寫時鐘(wrclk)的上升沿處FIFO寫入信號；空／滿標(biāo)志位決定了數(shù)據(jù)能夠?qū)懭牖蜃x出，模塊中采用寫滿標(biāo)志位(wrfull)來表示FIFO內(nèi)部存儲空間的使用情況。圖3為16×256位的異步FIFO工作仿真圖。
3.2.2 同步邏輯
同步邏輯實現(xiàn)多通道波形產(chǎn)生控制模塊的同步控制。信號產(chǎn)生通道的工作狀態(tài)有閑置、異步工作和同步工作3種狀態(tài)，由用戶提供的同步控制命令決定。當(dāng)波形產(chǎn)生控制命令加載到輸出寄存器后，在接收到“準(zhǔn)備好”命令后同步邏輯控制指定通道同步的輸出控制命令。設(shè)計要求各通道具有獨立產(chǎn)生信號的能力，且任意通道間可實現(xiàn)同步操作。首先由同步邏輯產(chǎn)生2分頻、3分頻和4分頻電路分別同步2路、3路和4路的信號輸入，只有1路信號輸出時采用串行時鐘即可。然后根據(jù)用戶同步通道控制命令，控制多路選擇通道輸出相應(yīng)的同步時鐘。采用同步時鐘選擇方法設(shè)計的多路同步時鐘仿真圖如圖4所示。
從圖中可見，2位的同步時鐘控制地址s1、s0控制著同步時鐘DDSclk的輸出。當(dāng)?shù)刂肺籹1和s0分別為00、01、10和11時，同步時鐘DDSclk分別輸出了串行時鐘和串行時鐘2分頻、3分頻與4分頻。其中2分頻和4分頻通過對串行時鐘計數(shù)跳轉(zhuǎn)即可實現(xiàn)，方法簡單且效果良好。對于3分頻的實現(xiàn)則要復(fù)雜一點，方法是通過將2個占空比不為50％的3分頻信號相與得到1個占空比為50％的時鐘輸出，如圖中div3：inst10／b與div：inst10／c相與得到的3分頻時鐘輸出div3output。
3.2.3 信號產(chǎn)生和調(diào)理輸出
信號產(chǎn)生和調(diào)理輸出部分的作用是通過接收控制命令對各通道的DDS電路進(jìn)行控制。經(jīng)過FIFO緩沖的16位來自用戶的控制命令FIFO_DATA，由數(shù)據(jù)控制部分識別、解析、校驗后傳輸?shù)綌?shù)據(jù)串／并轉(zhuǎn)換模塊，串／并轉(zhuǎn)換模塊按照數(shù)據(jù)格式的要求將其轉(zhuǎn)換為2位通道地址總線部分(c1，c0)、6位DDS寄存器地址總線部分(d5～d0)和8位數(shù)據(jù)總線部分(d7～d0)，組成16位控制字，如下所示：
[!--empirenews.page--]由2位的通道地址選中命令接收通道，6位的DDS寄存器地址總線輸出后控制AD9854的寄存器的0x00～0x27單元，8位的數(shù)據(jù)總線傳輸波形產(chǎn)生信息和增益控制信息。其中6位的地址總線除了作為DDS寄存器地址外，還用于同步狀態(tài)的設(shè)置。當(dāng)?shù)刂房偩€為0x3F時，控制器進(jìn)入同步設(shè)置狀態(tài)，此刻的8位數(shù)據(jù)總線用于傳輸同步設(shè)置內(nèi)容。圖5為并行多通道波形產(chǎn)生模塊的部分狀態(tài)轉(zhuǎn)換圖。
圖6為信號產(chǎn)生和調(diào)理輸出模塊的邏輯仿真圖，圖中DDSA1～DDSA4為6位的DDS寄存器地址總線，DDSD1～DDSD4為8位的數(shù)據(jù)總線，DDSclk為同步時鐘。通過同步設(shè)置，選擇了1、3通道輸出波形，并使DDSclk輸出串行時鐘的2分頻。從圖中可看出，此次是對1、3通道進(jìn)行信號產(chǎn)生的控制，而沒有對2、4通道進(jìn)行操作。同時將16位的FIFO_DATA控制命令譯碼后輸出，圖中FIFO_DATA的0x0125經(jīng)譯碼后，選中通道1，并驅(qū)動DDSAl輸出0x01，DDSD1輸出0x25。
4 模塊測試
首先對各通道的信號產(chǎn)生電路進(jìn)行單獨的測試，然后任意選擇2路通道產(chǎn)生獨立的激勵信號，再分別選擇3路和4路通道進(jìn)行測試。進(jìn)行以上測試測得模塊各通道間異步工作正常，而后進(jìn)行通道同步測試。設(shè)置多通道波形產(chǎn)生模塊16位控制字中的a[5：0]為0x3F，進(jìn)入同步設(shè)置模塊，設(shè)置通道選擇和通道輸出頻率后，對同步通道進(jìn)行測試，測得同步通道模塊工作正常，滿足設(shè)計要求。
圖7為7個通道同時輸出波形的測試，其中1、2、3通道為同步方式輸出的3路正弦波，4通道為獨立輸出的方波。測試后發(fā)現(xiàn)，模塊具備產(chǎn)生高質(zhì)量的并行多通道激勵信號的能力。
結(jié) 語
本文以并行多通道信號產(chǎn)生模型為依據(jù)，設(shè)計并實現(xiàn)了以FPGA為核心器件的并行多通道信號產(chǎn)生模塊，主要包括FPGA系統(tǒng)設(shè)計和多通道波形產(chǎn)生模塊設(shè)計。通過模塊測試后發(fā)現(xiàn)，該模塊具備產(chǎn)生高質(zhì)量并行多通道激勵信號的能力。在后續(xù)的研究中，以產(chǎn)生各種復(fù)雜的激勵信號為主，并通過增加并行算法或采用多嵌入式軟核等方法改善模塊通道之間的并行機制，充分挖掘各通道的并行特性
并行測試的實現(xiàn)途徑分為軟件方式和硬件方式。用軟件方式實現(xiàn)并行測試，關(guān)鍵是對測試任務(wù)的分解和調(diào)度，但可能會產(chǎn)生競爭或者死鎖現(xiàn)象。因此，在測試資源有限并且任務(wù)分解和調(diào)度算法不成熟的情況下，用軟件實現(xiàn)并行測試會很困難。用硬件方式實現(xiàn)并行測試時，需要通過提供充足的測試資源來滿足并行測試的需求，而并行測試過程中激勵資源不足同樣會造成任務(wù)分解和調(diào)度難度增加，甚至導(dǎo)致競爭和死鎖，影響并行測試實現(xiàn)。因此，對多通道并行激勵信號的需求也是影響并行測試的關(guān)鍵因素。
1 并行測試技術(shù)
并行測試技術(shù)是把并行技術(shù)引入測試領(lǐng)域中，可以較好地完成同時對多個被測對象(UUT)任務(wù)進(jìn)行測試的一種先進(jìn)的測試方法和技術(shù)，屬于下一代測試技術(shù)范疇，是支撐NxTest ATS的新技術(shù)之一。它根植于并行處理技術(shù)，其宏觀表現(xiàn)為：在并行測試程序的控制下對多個被測對象(UUTs)同時測試。相比傳統(tǒng)順序測試技術(shù)，它通過對系統(tǒng)資源的優(yōu)化利用，可以大幅度提高測試效能及測試質(zhì)量，提高測試資源利用率，降低整個武器裝備測試成本。因此，研究并行測試技術(shù)對我國測試技術(shù)的發(fā)展和提高武器裝備戰(zhàn)時的快速維護(hù)保障能力具有重要意義。
2 多通道波形產(chǎn)生模塊
設(shè)計采用Altera公司的EP2C35作為整個系統(tǒng)的控制芯片，承擔(dān)整個并行多通道信號產(chǎn)生模塊的控制工作，內(nèi)部主要包括Nios II嵌入式軟核、波形產(chǎn)生控制器、PCI控制器等。
多通道波形產(chǎn)生模塊主要包括4個子模塊，分別為波形產(chǎn)生控制模塊、信號產(chǎn)生模塊、同步電路模塊和調(diào)理輸出模塊。波形產(chǎn)生模塊采用DDS技術(shù)，該技術(shù)產(chǎn)生的波形具備波形頻譜純凈，穩(wěn)定度高，切換時間短，頻率、相位和幅度可調(diào)等特點。設(shè)計中采用ADI公司的AD9854芯片來實現(xiàn)此模塊的功能。
波形產(chǎn)生模塊為4個通道，各通道之間相互獨立，且可以在不影響其他通道工作的情況下獨立地發(fā)起或者終止輸出。同時為了滿足測試系統(tǒng)對多路同步激勵的需求，模塊還需具備多通道同步的能力，并可以配置同步的通道數(shù)量及各通道間相互信號關(guān)系。輸出激勵的控制命令信號經(jīng)PCI總線傳輸?shù)?strong>FPGA中，F(xiàn)PGA將接收到的命令經(jīng)過解析后分別送入同步模塊、DDS信號產(chǎn)生模塊和調(diào)理輸出模塊。各通道的DDS信號產(chǎn)生模塊接收到控制命令后與同步模塊配合產(chǎn)生同步或者異步激勵，最后由調(diào)理輸出模塊實現(xiàn)輸出波形的濾波和幅度控制。圖1為多通道波形產(chǎn)生模塊硬件設(shè)計原理框圖。
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3.1 結(jié) 構(gòu)
波形產(chǎn)生控制器是整個模塊正常運行的核心，主要完成信號產(chǎn)生控制、信號增益控制以及同步控制。多通道波形產(chǎn)生控制器主要由異步FIFO、同步邏輯與信號產(chǎn)生和調(diào)理輸出組成，圖2為波形產(chǎn)生控制器的結(jié)構(gòu)框圖。用戶控制命令經(jīng)PCI控制器傳輸至Nios II嵌入式軟核后，首先經(jīng)過譯碼處理，將控制命令按通道進(jìn)行分類，而后傳輸至波形產(chǎn)生控制器中的異步FIFO進(jìn)行緩沖。此刻各通道的控制命令主要包括同步命令、信號產(chǎn)生控制字以及增益控制命令，經(jīng)過串／并轉(zhuǎn)換后的同步命令控制著通道間的同步時序關(guān)系，而信號產(chǎn)生控制字和增益控制字則以并行方式輸出至外圍電路中，完成信號產(chǎn)生和調(diào)理輸出。
3.2 實 現(xiàn)
3.2.1 異步FIFO
多通道信號產(chǎn)生控制器中具有4個獨立的FIFO，主要用于緩沖PCI控制器與波形產(chǎn)生控制器2個異步時鐘域的數(shù)據(jù)傳輸，主要包括讀／寫時鐘信號、讀／寫請求信號、數(shù)據(jù)輸入／輸出信號和空／滿標(biāo)志位。讀請求信號(rdreq)有效時，在讀時鐘(rdclk)的上升沿處FIFO輸出數(shù)據(jù)；寫請求信號(wrreq)有效時，在寫時鐘(wrclk)的上升沿處FIFO寫入信號；空／滿標(biāo)志位決定了數(shù)據(jù)能夠?qū)懭牖蜃x出，模塊中采用寫滿標(biāo)志位(wrfull)來表示FIFO內(nèi)部存儲空間的使用情況。圖3為16×256位的異步FIFO工作仿真圖。
3.2.2 同步邏輯
同步邏輯實現(xiàn)多通道波形產(chǎn)生控制模塊的同步控制。信號產(chǎn)生通道的工作狀態(tài)有閑置、異步工作和同步工作3種狀態(tài)，由用戶提供的同步控制命令決定。當(dāng)波形產(chǎn)生控制命令加載到輸出寄存器后，在接收到“準(zhǔn)備好”命令后同步邏輯控制指定通道同步的輸出控制命令。設(shè)計要求各通道具有獨立產(chǎn)生信號的能力，且任意通道間可實現(xiàn)同步操作。首先由同步邏輯產(chǎn)生2分頻、3分頻和4分頻電路分別同步2路、3路和4路的信號輸入，只有1路信號輸出時采用串行時鐘即可。然后根據(jù)用戶同步通道控制命令，控制多路選擇通道輸出相應(yīng)的同步時鐘。采用同步時鐘選擇方法設(shè)計的多路同步時鐘仿真圖如圖4所示。
從圖中可見，2位的同步時鐘控制地址s1、s0控制著同步時鐘DDSclk的輸出。當(dāng)?shù)刂肺籹1和s0分別為00、01、10和11時，同步時鐘DDSclk分別輸出了串行時鐘和串行時鐘2分頻、3分頻與4分頻。其中2分頻和4分頻通過對串行時鐘計數(shù)跳轉(zhuǎn)即可實現(xiàn)，方法簡單且效果良好。對于3分頻的實現(xiàn)則要復(fù)雜一點，方法是通過將2個占空比不為50％的3分頻信號相與得到1個占空比為50％的時鐘輸出，如圖中div3：inst10／b與div：inst10／c相與得到的3分頻時鐘輸出div3output。
3.2.3 信號產(chǎn)生和調(diào)理輸出
信號產(chǎn)生和調(diào)理輸出部分的作用是通過接收控制命令對各通道的DDS電路進(jìn)行控制。經(jīng)過FIFO緩沖的16位來自用戶的控制命令FIFO_DATA，由數(shù)據(jù)控制部分識別、解析、校驗后傳輸?shù)綌?shù)據(jù)串／并轉(zhuǎn)換模塊，串／并轉(zhuǎn)換模塊按照數(shù)據(jù)格式的要求將其轉(zhuǎn)換為2位通道地址總線部分(c1，c0)、6位DDS寄存器地址總線部分(d5～d0)和8位數(shù)據(jù)總線部分(d7～d0)，組成16位控制字，如下所示：
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圖6為信號產(chǎn)生和調(diào)理輸出模塊的邏輯仿真圖，圖中DDSA1～DDSA4為6位的DDS寄存器地址總線，DDSD1～DDSD4為8位的數(shù)據(jù)總線，DDSclk為同步時鐘。通過同步設(shè)置，選擇了1、3通道輸出波形，并使DDSclk輸出串行時鐘的2分頻。從圖中可看出，此次是對1、3通道進(jìn)行信號產(chǎn)生的控制，而沒有對2、4通道進(jìn)行操作。同時將16位的FIFO_DATA控制命令譯碼后輸出，圖中FIFO_DATA的0x0125經(jīng)譯碼后，選中通道1，并驅(qū)動DDSAl輸出0x01，DDSD1輸出0x25。
4 模塊測試
首先對各通道的信號產(chǎn)生電路進(jìn)行單獨的測試，然后任意選擇2路通道產(chǎn)生獨立的激勵信號，再分別選擇3路和4路通道進(jìn)行測試。進(jìn)行以上測試測得模塊各通道間異步工作正常，而后進(jìn)行通道同步測試。設(shè)置多通道波形產(chǎn)生模塊16位控制字中的a[5：0]為0x3F，進(jìn)入同步設(shè)置模塊，設(shè)置通道選擇和通道輸出頻率后，對同步通道進(jìn)行測試，測得同步通道模塊工作正常，滿足設(shè)計要求。
圖7為7個通道同時輸出波形的測試，其中1、2、3通道為同步方式輸出的3路正弦波，4通道為獨立輸出的方波。測試后發(fā)現(xiàn)，模塊具備產(chǎn)生高質(zhì)量的并行多通道激勵信號的能力。
結(jié) 語
本文以并行多通道信號產(chǎn)生模型為依據(jù)，設(shè)計并實現(xiàn)了以FPGA為核心器件的并行多通道信號產(chǎn)生模塊，主要包括FPGA系統(tǒng)設(shè)計和多通道波形產(chǎn)生模塊設(shè)計。通過模塊測試后發(fā)現(xiàn)，該模塊具備產(chǎn)生高質(zhì)量并行多通道激勵信號的能力。在后續(xù)的研究中，以產(chǎn)生各種復(fù)雜的激勵信號為主，并通過增加并行算法或采用多嵌入式軟核等方法改善模塊通道之間的并行機制，充分挖掘各通道的并行特性
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