基于FPGA的UART、USB接口協(xié)議設(shè)計

時間：2012-03-11 01:10:06

關(guān)鍵字： UART USB接口協(xié)議設(shè)計 FPGA

手機看文章

掃描二維碼
隨時隨地手機看文章

[導讀]基于FPGA的UART、USB接口協(xié)議設(shè)計

一、PC終端概述

PC終端，Personal Computer 智能終端，通俗的講，就是利用電腦GUI界面控制我們的外部硬件電路。

因此設(shè)計到了PC與外部硬件電路的通信接口。對于臺式電腦、個人筆記本，最常用的接口就是USB接口、串口、并口、PS2接口、網(wǎng)口。在我們電子設(shè)計中的PC終端軟件的通信，應用最多的就是串口、其次是USB接口、再就是網(wǎng)口。（對于現(xiàn)在大部分筆記本沒有了串口，我們可以用USB專串口線來代替。）這三種接口速度和性質(zhì)不同，各有千秋：

（1）電子產(chǎn)品中，很多低速的數(shù)據(jù)采集，一些點陣系統(tǒng)的配置，GPRS模塊的調(diào)試等，都用串口來實現(xiàn)跟PC的通信。甚至一些單片機（宏晶STC）的配置都用串口實現(xiàn)通信。串口最高可以達到128000bps的速率，在低速場合下，完全能夠?qū)崿F(xiàn)與PC的通信，來滿足我們各種要求，來實現(xiàn)對數(shù)據(jù)的實時處理。

（2）設(shè)計到高速的數(shù)據(jù)傳輸、視頻圖像傳輸?shù)鹊?，一般用USB接口來交換數(shù)據(jù)。比方說我們的硬盤、U盤、各種硬件下載器（USB BLUSTERO(∩_∩)O哈哈~）、以及實時圖像采集、視頻采集等，都是用USB接口來實現(xiàn)的。目前USB已經(jīng)發(fā)展到了USB 3.0，但還是以USB 2.0為主，最高能夠達到480Mbps(60MB/s)高速，足夠的帶寬滿足我們對高速、海量數(shù)據(jù)的采集處理。

（3）最后就是網(wǎng)口的通信，一般網(wǎng)口用來上網(wǎng)傳輸數(shù)據(jù)，但是也可以用來硬件和PC之間的數(shù)據(jù)傳輸。一般網(wǎng)絡(luò)，千兆的能力，NetFPGA，用FPGA實現(xiàn)的通信協(xié)議，早已不是夢想。近年來流行的網(wǎng)絡(luò)攝像頭，就是通過網(wǎng)絡(luò)來傳輸（當然也有通過WiFi飛）；現(xiàn)在超市、廣場的超大真彩點陣是數(shù)據(jù)傳輸，由于數(shù)據(jù)量之大，一般采用網(wǎng)絡(luò)傳輸，來達到顯示的實時性。

最后，我們的PC終端軟件，就是通過C++、MFC、C#等語言編寫軟件，對這些接口的驅(qū)動，來對數(shù)據(jù)的采集處理，從而達到用戶預期的要求。本章中主要講解FPGA硬件平臺的UART、USB通信接口的軟硬件設(shè)計，并且對Bingo的代碼設(shè)計稍作分析，希望對你有用。

二、UART通信接口設(shè)計

1、UART通信協(xié)議

UART：Universal Asynchronous Receiver/Transmitter，通用異步接收/發(fā)送裝置，所謂異步，就是說發(fā)送和接受不能同時進行，是單工的。對于UART的verilog設(shè)計，簡單的說就是需要“波特率發(fā)生器”與“數(shù)據(jù)傳輸時序”兩個模塊，如下：

（1）波特率

在UART通信協(xié)議中很重要的一個定義，就是“波特率”，即傳輸數(shù)據(jù)時的速率。波特率一般有以下這些：

（2）數(shù)據(jù)傳輸時序

對于UART數(shù)據(jù)傳輸?shù)膮f(xié)議，如下所示。其中奇偶校驗位與停止位不是必須的。而“起始位、資料位、停止位”則是必須的。一般資料位為8 bits。

2、UART硬件設(shè)計

UART是計算機中串行通信端口的關(guān)鍵部分。在計算機中，UART相連于產(chǎn)生兼容RS232規(guī)范信號的電路。RS232標準定義邏輯“1”信號相對于地為-3到-15伏，而邏輯“0”相對于地為3到15伏。所以，當一個微控制器中的UART相連于PC時，它需要一個RS232驅(qū)動器來轉(zhuǎn)換電平。

如下圖所示，UART硬件電路灰常的簡單，只需要一塊電平轉(zhuǎn)換芯片即可。電平轉(zhuǎn)換芯片一般用Max3232、Max232，SP3232等，其中Maxim公司的電平轉(zhuǎn)換芯片比較常用。跟PC和處理器相連接的，只要相應的TXD、RXD兩根信號線即可。

3、UART Verilog設(shè)計

基于FPGA的UART設(shè)計，其實在單片機中沒有這么一說。單片機中早已有了UART的IP，我們只要調(diào)用函數(shù)即可，但FPGA中，純硬件設(shè)計電路上，我們想要使用串口來調(diào)試，那我們就必須了解徹底UART通信協(xié)議，必須自己動手寫UART的硬核。利用硬件描述語言，相當?shù)姆奖恪?/p>

UART驅(qū)動代碼的編寫，算是比較簡單的設(shè)計了。Bingo當年用VHDL編寫串口通信，后來學了Verilog，重新來過，最后修改串口，改善得到穩(wěn)定的版本，經(jīng)過多次測試，上萬數(shù)據(jù)傳輸未出現(xiàn)過錯誤，已應用于多個項目中，在此獻丑，希望對你有用。

以下是相關(guān)的下載信息：

（1）串口調(diào)試助手

http://www.chinaaet.com/lib/detail.aspx?id=86809

（2）uart_io_test工程

http://www.chinaaet.com/lib/detail.aspx?id=86812

（3）uart_fifo_design工程

http://www.chinaaet.com/lib/detail.aspx?id=86813

對于基于FPGA的Verilog設(shè)計UART通信接口的代碼分析，如下所示：

（1）波特率發(fā)生器

如果您看過前面章節(jié)，那您是否還記得“第九章為所欲為——教你什么才是真正的任意分頻”？此處我們?yōu)榱诉_到標準的頻率，最大極限的不想出現(xiàn)任何誤差，Bingo利用自己設(shè)計的“相位控制分頻原理”，來完成此模塊的設(shè)計。具體的分頻原理請看第九章，此處不再做累贅的闡述，謝謝。

關(guān)于本模塊的主要代碼，如下：

/*************************************************

* Module Name : clk_generator.v

* Engineer : Crazy Bingo

* Target Device : EP2C8Q208C8

* Tool versions : Quartus II 11.0

* Create Date : 2011/01/27

* Revision : v1.0

* Description :

**************************************************/

module clk_generator

(

input clk,

input rst_n,

output clk_bps,

output clk_smp

);

//------------------------------------------

/************clk_smp = 16*clk_bps************

Freq_Word1 <= 32‘d25770; Freq_Word1 <= 32‘d412317; //300 bps

Freq_Word1 <= 32‘d51540; Freq_Word2 <= 32‘d824634; //600 bps

Freq_Word1 <= 32‘d103079; Freq_Word2 <= 32‘d1649267; //1200 bps

Freq_Word1 <= 32‘d206158; Freq_Word2 <= 32‘d3298535; //2400 bps

Freq_Word1 <= 32‘d412317; Freq_Word2 <= 32‘d6597070; //4800 bps

Freq_Word1 <= 32‘d824634; Freq_Word2 <= 32‘d13194140; //9600 bps

Freq_Word1 <= 32‘d1649267; Freq_Word2 <= 32‘d26388279; //19200 bps

Freq_Word1 <= 32‘d3298535; Freq_Word2 <= 32‘d52776558; //38400 bps

Freq_Word1 <= 32‘d3693672; Freq_Word2 <= 32‘d59098750; //43000 bps

Freq_Word1 <= 32‘d4810363; Freq_Word2 <= 32‘d76965814; //56000 bps

Freq_Word1 <= 32‘d4947802; Freq_Word2 <= 32‘d79164837; //57600 bps

Freq_Word1 <= 32‘d9895605; Freq_Word2 <= 32‘d158329674; //115200bps

Freq_Word1 <= 32‘d10995116; Freq_Word2 <= 32‘d175921860; //128000bps

Freq_Word1 <= 32‘d21990233; Freq_Word2 <= 32‘d351843721; //256000bps

*****************************************************/

//only want to generate beautiful clk for bsp and sample

reg [31:0] bps_cnt1;

reg [31:0] bps_cnt2;

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

bps_cnt1 <= 0;

bps_cnt2 <= 0;

end

else

begin

bps_cnt1 <= bps_cnt1 + 32‘d9895605;

//Bps=115200bps

bps_cnt2 <= bps_cnt2 + 32‘d158329674;

//Bps=115200bps*16

end

//------------------------------------------

[!--empirenews.page--]

//clk_bps sync bps generater

reg clk_bps_r0,clk_bps_r1,clk_bps_r2;

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

clk_bps_r0 <= 0;

clk_bps_r1 <= 0;

clk_bps_r2 <= 0;

end

else

begin

if(bps_cnt1 < 32‘h7FFF_FFFF)

clk_bps_r0 <= 0;

else

clk_bps_r0 <= 1;

clk_bps_r1 <= clk_bps_r0;

clk_bps_r2 <= clk_bps_r1;

end

assign clk_bps = ~clk_bps_r2 & clk_bps_r1;

//------------------------------------------

//clk_smp sync receive bps generator

reg clk_smp_r0,clk_smp_r1,clk_smp_r2;

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

clk_smp_r0 <= 0;

clk_smp_r1 <= 0;

clk_smp_r2 <= 0;

end

else

begin

if(bps_cnt2 < 32‘h7FFF_FFFF)

clk_smp_r0 <= 0;

else

clk_smp_r0 <= 1;

clk_smp_r1 <= clk_smp_r0;

clk_smp_r2 <= clk_smp_r1;

end

assign clk_smp = ~clk_smp_r2 & clk_smp_r1;

endmodule

[!--empirenews.page--]

代碼中Bingo設(shè)置了多個選項的bps，根據(jù)您的需要，可以直接修改代碼，來達到自己的要求。本模塊的功能主要功能是生成兩個時鐘：

a) clk_bps : UART TXD信號線數(shù)據(jù)發(fā)送的波特率

b) clk_smp： UART RXD信號線數(shù)據(jù)接受的采樣速率，以對已波特率的16倍速度采樣，捕獲數(shù)據(jù)的中點，在數(shù)據(jù)最穩(wěn)態(tài)讀取數(shù)據(jù)，達到最大限制的穩(wěn)定。

（2）TXD發(fā)送模塊

這部分代碼比較簡單，因為FPGA是主控，只要根據(jù)固定的時序給數(shù)據(jù)即可。Bingo設(shè)計了一個狀態(tài)機來完成時序，狀態(tài)機代碼如下：

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

txd_state <= T_IDLE;

txd_flag_r <= 0;

txd <= 1‘b1;

end

else

begin

case(txd_state)

T_IDLE:

begin

txd <= 1;

txd_flag_r <= 0;

if(txd_en == 1)

txd_state <= T_SEND;

else

txd_state <= T_IDLE;

end

T_SEND:

begin

if(clk_bps == 1)

begin

if(txd_cnt < 4‘d9)

txd_cnt <= txd_cnt + 1‘b1;

else

begin

txd_cnt <= 0;

txd_state <= T_IDLE;

txd_flag_r <= 1;

end

case(txd_cnt)

4‘d0: txd <= 0;

4‘d1: txd <= txd_data[0];

4‘d2: txd <= txd_data[1];

4‘d3: txd <= txd_data[2];

4‘d4: txd <= txd_data[3];

4‘d5: txd <= txd_data[4];

4‘d6: txd <= txd_data[5];

4‘d7: txd <= txd_data[6];

4‘d8: txd <= txd_data[7];

4‘d9: txd <= 1;

endcase

end

endcase

end

End

數(shù)據(jù)發(fā)送的狀態(tài)機設(shè)計如下：

同時，為了軟件調(diào)試，數(shù)據(jù)識別等的方便，Bingo在此模塊設(shè)置了數(shù)據(jù)發(fā)送標志位。此部分主要參考了Bingo“第七章你想干嘛——邊沿檢測技術(shù)”的方法，此處不再做累贅闡述，若有不懂請看上文。此部分代碼如下：

[!--empirenews.page--]

//-------------------------------------

//Capture the falling of data transfer over

reg txd_flag_r0,txd_flag_r1;

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

txd_flag_r0 <= 0;

txd_flag_r1 <= 0;

end

else

begin

txd_flag_r0 <= txd_flag_r;

txd_flag_r1 <= txd_flag_r0;

end

assign txd_flag = txd_flag_r1 & ~txd_flag_r0;

（3）RXD發(fā)送模塊

由于接收數(shù)據(jù)的時候，主控是PC，從機是FPGA，因此FPGA需要采樣數(shù)據(jù)。以上波特率發(fā)生器中講到過，采樣時鐘clk_bps = 16*clk_bps。FPGA硬件描述，通過計數(shù)，當采樣到RXD數(shù)據(jù)起始位信號有效時，0-7-15開始計數(shù)，，其中7為數(shù)據(jù)的中點，最穩(wěn)定的時刻。因此在此時采樣數(shù)據(jù)，能夠達到最穩(wěn)定的效果。Bingo設(shè)計代碼如下：

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

smp_cnt <= 0;

rxd_cnt <= 0;

rxd_data <= 0;

rxd_state <= R_IDLE;

end

else if(clk_smp == 1)

begin

case(rxd_state)

R_IDLE:

begin

rxd_cnt <= 0;

if(rxd_sync == 1‘b0)

begin

smp_cnt <= smp_cnt + 1‘b1;

if(smp_cnt == 4‘d7) //8 clk_smp enable

rxd_state <= R_SAMPLE;

end

else

smp_cnt <= 0;

end

R_SAMPLE:

begin

smp_cnt <= smp_cnt +1‘b1;

if(smp_cnt == 4‘d7)

begin

rxd_cnt <= rxd_cnt +1‘b1;

if(rxd_cnt == 4‘d7)

rxd_state <= R_IDLE;

case(rxd_cnt)

3‘d0: rxd_data[0] <= rxd_sync;

3‘d1: rxd_data[1] <= rxd_sync;

3‘d2: rxd_data[2] <= rxd_sync;

3‘d3: rxd_data[3] <= rxd_sync;

3‘d4: rxd_data[4] <= rxd_sync;

3‘d5: rxd_data[5] <= rxd_sync;

3‘d6: rxd_data[6] <= rxd_sync;

3‘d7: rxd_data[7] <= rxd_sync;

endcase

end

endcase

end

[!--empirenews.page--]

同樣，發(fā)送部分狀態(tài)機如下如下所示：

4、USB代碼測試圖：

三、USB通信接口設(shè)計

1、USB通信協(xié)議

USB ： Universal Serial BUS（通用串行總線）的縮寫，而其中文簡稱為“通串線，是一個外部總線標準，用于規(guī)范電腦與外部設(shè)備的連接和通訊。是應用在PC領(lǐng)域的接口技術(shù)。USB接口支持設(shè)備的即插即用和熱插拔功能。USB是在1994年底由英特爾、康柏、IBM、Microsoft等多家公司聯(lián)合提出的。

USB發(fā)展經(jīng)過了以下幾個階段：

（1）USB1.0：1.5Mbps(192KB/s) 低速(Low-Speed) 500mA……1996年1月

（2）USB1.1：12Mbps(1.5MB/s) 全速(Full-Speed) 500mA……1998年9月

（3）USB2.0：480Mbps(60MB/s) 高速(High-Speed) 500mA……2000年4月

（4）USB3.0：5Gbps(640MB/s) 超速(Super-Speed) 900mA……200年11月

相對于UART的設(shè)計，USB就要復雜得多了。USB屬于全雙工器件，速度之快，指令之多，目前直接用Verilog設(shè)計的硬核在理論上能夠?qū)崿F(xiàn)，實際上還不常見。一般USB通信接口的驅(qū)動，用Nios II軟核來實現(xiàn)。