Actel Libero集成設(shè)計(jì)環(huán)境IDE6.2

Actel公司宣布推出最新的Libero集成設(shè)計(jì)環(huán)境 (IDE) 6.2 版本，集成了最佳的設(shè)計(jì)工具，擁有設(shè)計(jì)分析和時(shí)序收斂的嶄新重要功能，使得現(xiàn)場(chǎng)可編程門陣列 (FPGA) 設(shè)計(jì)人員在質(zhì)量、效率和功能方面獲得最好的效果。與Libero 6.2 一同推出的還有Actel全新SmartTime靜態(tài)時(shí)序分析環(huán)境，能夠協(xié)助客戶分析和管理時(shí)序，進(jìn)行高級(jí)的時(shí)序驗(yàn)證，并通過與時(shí)序驅(qū)動(dòng)布局布線緊密結(jié)合而保證可預(yù)測(cè)的時(shí)序收斂。

在這個(gè)Libero版本中，Actel和Mentor進(jìn)一步合作，把Mentor Graphics的世界級(jí)ModelSim AE仿真作為L(zhǎng)ibero“Gold”套裝的重要組成部分，Libero Gold套裝現(xiàn)可免費(fèi)提供給Actel的所有客戶。此外，Libero 6.2 IDE也包括Synplicity的增強(qiáng)綜合功能和Magma Design Automation的物理綜合性能?，F(xiàn)時(shí)，Libero更可運(yùn)行于Linux和Solaris平臺(tái)上。

SmartTime是由Actel開發(fā)功能強(qiáng)大的新型多可視 (multi view) 產(chǎn)品，旨在協(xié)助設(shè)計(jì)人員進(jìn)行詳細(xì)的時(shí)序分析，然后迅速?zèng)Q定實(shí)現(xiàn)設(shè)計(jì)收斂所需的步驟。

SmartTime Constraints Editor的視見功能可讓用戶表列、編輯和建立精確的時(shí)序約束。它包含帶有可視對(duì)話的圖形用戶界面，引導(dǎo)用戶正確捕捉時(shí)序要求和例外情況。另一個(gè)可視產(chǎn)品SmartTime Analyzer允許設(shè)計(jì)人員對(duì)每一個(gè)時(shí)鐘域執(zhí)行最小和最大的時(shí)序分析，并提供時(shí)鐘域之間的分析能力。該工具能讓設(shè)計(jì)人員快速跟蹤違犯時(shí)序的路徑，從而簡(jiǎn)化整個(gè)分析過程。設(shè)計(jì)人員可在違犯路徑上直接設(shè)定特定的時(shí)序約束，以加強(qiáng)或放松有關(guān)需求，及快速進(jìn)行時(shí)序收斂迭代。關(guān)于SmartTime和Libero IDE 6.2版本的更多信息，可登入網(wǎng)站http://www.actel.com查詢。

Mentor Graphics的ModelSim是以Windows為基礎(chǔ)的一級(jí)仿真器，適用于VHDL、Verilog或混合語(yǔ)言仿真環(huán)境。這種集成式ModelSim驗(yàn)證和調(diào)試環(huán)境有助于設(shè)計(jì)人員更快地確定漏洞，現(xiàn)在已無限地提供給Actel的所有客戶。

Synplicity領(lǐng)導(dǎo)業(yè)界的Synplify FPGA綜合軟件提供了一項(xiàng)嶄新功能，可向前注釋Synopsys Design Constraints (SDC) 和物理約束，使Libero 6.2 IDE自動(dòng)輸入用戶定義的約束，然后進(jìn)行管理、跟蹤，并轉(zhuǎn)送到設(shè)計(jì)實(shí)現(xiàn)，讓設(shè)計(jì)人員迅速地完成時(shí)序收斂。此外，該軟件現(xiàn)在還包括關(guān)鍵路徑再綜合，能提高以Actel Axcelerator系列FPGA為基礎(chǔ)設(shè)計(jì)的結(jié)果質(zhì)量 (QoR)。

Actel的Libero 6.2 IDE備有運(yùn)行于Windows和Unix平臺(tái)的Platinum版本，也有只運(yùn)行于Windows平臺(tái)的Gold版本 (客戶免費(fèi))。所有版本均提供一年期可更新的使用權(quán)證。要了解更多價(jià)格和供貨的信息，請(qǐng)聯(lián)絡(luò)Actel。