典型ASIC設(shè)計詳細(xì)流程

典型ASIC設(shè)計具有下列相當(dāng)復(fù)雜的流程：

1) 、結(jié)構(gòu)及電氣規(guī)定。

2)、RTL級代碼設(shè)計和仿真測試平臺文件準(zhǔn)備。

3)、為具有存儲單元的模塊插入BIST(Design For test 設(shè)計)。

4)、為了驗證設(shè)計功能,進行完全設(shè)計的動態(tài)仿真。

5)、設(shè)計環(huán)境設(shè)置。包括使用的設(shè)計庫和其他一些環(huán)境變量。

6)、使用 Design Compiler工具,約束和綜合設(shè)計,并且加入掃描鏈(或者JTAG)。

7)、使用 Design Compiler自帶靜態(tài)時序分析器,進行模塊級靜態(tài)時序分析。

8)、使用 Formality工具,進行 RTL級和綜合后門級網(wǎng)表的 Formal Verification。

9)、版圖布局布線之前,使用PrimeTime工具進行整個設(shè)計的靜態(tài)時序分析。

10)、將時序約束前標(biāo)注到版圖生成工具。

11)、時序驅(qū)動的單元布局,時鐘樹插入和全局布線。

12)、將時鐘樹插入到DC的原始設(shè)計中。

13)、使用 Formality,對綜合后網(wǎng)表和插入時鐘樹網(wǎng)表進行 Formal Verification。

14)、從全局布線后的版圖中提取出估算的時間延時信息。

15)、將估算的時間延時信息反標(biāo)注到Design Compiler或者 Primetime。

16)、在Primetime中進行靜態(tài)時序分析。

17)、在Design Compiler中進行設(shè)計優(yōu)化。

18)、設(shè)計的詳細(xì)布線。

19)、從詳細(xì)布線的設(shè)計中提取出實際時間延時信息。

20)、將提取出的實際時間延時信息反標(biāo)注到Design Compiler或者Primetime中。

21)、使用Primetime進行版圖后的靜態(tài)時序分析。

22)、在 Design Compiler中進行設(shè)計優(yōu)化(如果需要)。

23)、進行版圖后帶時間信息的門級仿真。

24)、 LVS和DRC驗證,然后流片。