電路系統(tǒng)中的閂鎖效應及其預防設計

摘要：針對CMOS集成電路的閂鎖效應，圍繞實際應用的電路系統(tǒng)中易發(fā)生閂鎖效應的幾個方面進行了詳細說明，提出了采用嚴格的上電時序、基于光耦的電路隔離設計和熱插拔模塊的接口方法，可以有效地降低發(fā)生閂鎖效應的概率，從而提高電路系統(tǒng)的可靠性。
關鍵詞：閂鎖效應：上電時序；光耦；熱插拔

O 引言
    毫無疑問，基于CMOS(Complementary Metal-Oxide-Semiconductor)技術的集成電路是目前廣泛應用的一種電路結構，其主要優(yōu)點是低功耗、較佳的噪聲抑制能力、很高的輸入阻抗等。而且，CMOS所特有的閂鎖效應(latch-up)較早就引起了關注，在1997年，EIA／JEDEC協(xié)會就制定了一個半靜態(tài)的閂鎖效應測試方法，用以測量集成電路產(chǎn)品的抗閂鎖能力，并定義閂鎖效應的失效判定標準。
    目前，公認的幾個引起IC閂鎖效應的內(nèi)在原因有：
    (1)外界信號或者噪聲干擾，一般為I／O口處的信號翻轉易使寄生NPN與PNP獲得正偏狀態(tài)；
    (2)寄生三極管的電流放大系數(shù)偏大，滿足βn×βp≥1；
    (3)襯底和阱內(nèi)分布電阻分布不合理；
    (4)電源能提供的電流大于等于寄生晶閘管的維持電流。
    因此，在制造CMOS集成電路時，可采用如外延襯底、倒摻雜阱、絕緣體基硅外延技術和保護環(huán)等技術，以避免閂鎖效應。
    具體應用集成電路時，應避免如下情況：
    (1)器件I／O管腳電壓超過器件供電電壓或低于地電壓；
    (2)信號在I／O管腳上電壓或電流變化太快；
    (3)器件電源管腳上出現(xiàn)浪涌或跌落。
    為克服具體應用時出現(xiàn)的閂鎖效應，宋慧濱等在功率集成電路的高低壓之間做了一道接地的保護環(huán)，將閂鎖觸發(fā)電壓提高一個數(shù)量級；程曉潔等設計了穩(wěn)壓器的foldback過流保護電路，不僅較好地保護穩(wěn)壓器，降低系統(tǒng)損失的功耗，同時也降低了可能出現(xiàn)的閂鎖效應概率；王源等提出了一種新型ESD鉗位保護電路結構，以期達到抑制閂鎖效應的目的；張偉功等研究表明：輻射感生的閂鎖與電氣感生的閂鎖在很多方面是相同的，但在觸發(fā)機理和動態(tài)行為上存在一定差異，并提出基于LDO的限流技術，以期在閂鎖效應發(fā)生時，首先能安全防護不損傷器件，其次能受控恢復。文獻從版圖級、工藝級、電路應用級等三個方面介紹了抗閂鎖措施，特別指出：具體應用時，應在電源線較長的地方注意電源退耦和對電火花箝位，以及輸入信號不得超過電源電壓、加限流電阻等方法。這些措施都有助于避免、降低或消除閂鎖的形成。
    迄今，盡管閂鎖效應的發(fā)生機理也比較清楚，但由于器件尺寸愈來愈小，操作頻率愈來愈快，其承受過電流的能力持續(xù)降低，發(fā)生瞬時觸發(fā)閂鎖效應的威脅與日俱增，其觸發(fā)機制依然錯綜復雜，很難經(jīng)過簡單的安全區(qū)計算或簡單的工藝措施將其避免，閂鎖現(xiàn)象是一個一直并將繼續(xù)影響CMOS器件可靠性的潛在的嚴重問題。

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1 易產(chǎn)生閂鎖效應的電路系統(tǒng)
    隨著越來越多地對監(jiān)控應用系統(tǒng)的低功耗要求，多核模式設計已成為首選，如圖1所示。當系統(tǒng)正常工作時，所有系統(tǒng)的電源都接通，處于全速運行狀態(tài)；當系統(tǒng)進入低功耗待機時，則關斷若干個功耗較大的模塊，僅保留較低功耗的實時監(jiān)測模塊上電正常運行。圖1中，接口電路可以是總線并聯(lián)的，也可以是相互獨立的接口。這種架構的應用系統(tǒng)，既保障了監(jiān)控對象的全天候監(jiān)控狀態(tài)，又能及時響應外部突發(fā)事件，隨時切換到正常工作狀態(tài)，從而實現(xiàn)低功耗運行，特別能滿足許多能源緊張、無人職守的應用場合。

    在圖1所示的應用系統(tǒng)中，電源方案自然地采用多級電源獨立供電，不同的集成電路器件由不同的電源供電。此時，由于多級電源供電，所有的器件并不是一起上、下電，就極易出現(xiàn)滿足閂鎖效應的幾個條件，從而導致系統(tǒng)中的CMOS集成電路器件進入閂鎖狀態(tài)，降低系統(tǒng)的可靠性，甚至使系統(tǒng)無法正常工作。

2 閂鎖效應的預防設計
2．1 嚴格的上電時序
    從以上敘述可知，觸發(fā)電路閂鎖效應的一個重要因素是器件I／O管腳電壓超過器件的供電電壓或低于地電壓。因此，在具體應用時，應嚴格注意各模塊之間的接口電路和電源的上電時序，如圖2所示，嚴格避免上述情形出現(xiàn)。

    在t0時刻前，系統(tǒng)處于低功耗模式，實時監(jiān)測模塊控制電源(n)，使應用模塊(n)處于斷電狀態(tài)，接口電路(n)處于低電平或被設置為高阻態(tài)模式，通常以高阻態(tài)為宜。
    在t0時刻，實時監(jiān)測模塊將控制應用模塊(n)上電，使其正常工作。此時，先控制電源(n)上電，延時到t1時刻，t1時刻后，設置接口電路(n)進入輸入／輸出模式，兩個模塊之間開始正常數(shù)據(jù)通信。
    在t2時刻，實時監(jiān)測模塊需控制應用模塊(n)斷電，進入低功耗模式。首先將接口電路設置為高阻態(tài)模式，然后到t3時刻之后，控制(n)輸出控制電源(n)斷電的電平信號，將應用模塊(n)斷電。對于此類存在多電源的應用系統(tǒng)，必須控制各電源的建立和穩(wěn)定時間，保證低電壓的建立要早于高電壓，只有各電源之間有基本固定的上電時間關系，才能有效地降低發(fā)生閂鎖效應的概率。

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2．2 接口電路的隔離設計
    常見的接口電路設計方法是在信號線上串接一個100 Ω左右的電阻，限制總線的最大輸出電流，使該電流遠遠小于閂鎖效應的觸發(fā)電流，從而防止閂鎖效應。
    圖3是一種基于光耦的接口電路完全隔離設計，圖3(a)和圖3(b)構成了實時監(jiān)測模塊和受控模塊之間的雙向接口部分。

    圖3(a)中，OUT1-1是實時監(jiān)測模塊的輸出端，IN1-1是受控模塊的輸入端。當實時監(jiān)測模塊和受控模塊都處于上電工作時，如果OUT1-1為高電平，光耦導通，IN1-1也為高電平；反之，OUT1-1為低電平，光耦截止，IN1-1為低電平。當受控模塊從斷電進入到上電過程中，這種電路結構決定了IN1-1的電平肯定小于供電電壓，從而降低了發(fā)生閂鎖效率的概率。
    圖3(b)中，IN1-2是實時監(jiān)測模塊的輸入端，OUT1-2是受控模塊的輸出端。這種處理方法也降低了實時監(jiān)測模塊由于異常導致上電時被受控模塊干擾的風險。
2．3 熱插拔模塊的接口設計
    對于需要熱插拔的應用系統(tǒng)，接口設計如圖4所示，兩者對接時，其連接順序是：首先，地線先連接，其次是電源的正極，最后是各個信號線。這種設計正好滿足了上述的上電時序，防止?jié)M足發(fā)生閂鎖效應的條件出現(xiàn)，可有效地降低其發(fā)生概率。

3 結論
    閂鎖效應是CMOS集成電路固有的屬性，它對電路系統(tǒng)的可靠性影響極大，在實際應用中還需具體問題具體分析，針對觸發(fā)閂鎖效應的因素進行深入分析和針對性設計，才能較好地克服和預防它。在研制低功耗雙MCU架構航標監(jiān)控終端過程中，初期由于閂鎖效應引起的終端失效有偶然性和隨機性特點，未予以重視；在小批量中試時，對出現(xiàn)閂鎖效應的觸發(fā)因素進行了深入分析，提出并采用了嚴格的上電時序、基于光耦的電路隔離設計和熱插拔模塊的接口方法，并應用在后續(xù)的設計以及其他應用系統(tǒng)中，較好地克服這個問題。采用該方案設計的終端迄今已安裝了近5 000套，運行了近5年，表現(xiàn)良好，達到了預期的效果。