很多人知道28nm制程比40納米先進，耗電更低、發(fā)熱更少、集成的晶體管更多。更進一步，不少人還知道HKMG(high-k絕緣層+金屬柵極)是實現(xiàn)更先進制程的必備技術。但了解HKMG的兩種工藝——前柵極/后柵極的人就很少了吧。HKMG的這兩種工藝對芯片性能/功耗的影響，同樣十分巨大。
很多人知道28nm制程比40納米先進，耗電更低、發(fā)熱更少、集成的晶體管更多。更進一步，不少人還知道HKMG(high-k絕緣層+金屬柵極)是實現(xiàn)更先進制程的必備技術。但了解HKMG的兩種工藝——前柵極/后柵極的人就很少了吧。HKMG的這兩種工藝對芯片性能/功耗的影響，同樣十分巨大。
為了讓大家對芯片制造工藝好壞有一個全面認識，先普及下幾個重要的概念。
線寬
28nm和40nm指的是芯片上晶體管和晶體管之間導線連線的寬度。半導體業(yè)界習慣用線寬這個工藝尺寸來代表硅芯片生產工藝的水平。線寬越小，晶體管也越小，讓晶體管工作需要的電壓和電流就越低，晶體管開關的速度也就越快，這樣新工藝的晶體管就可以工作在更高的頻率下，隨之而來的就是芯片性能的提升。簡而言之就是，線寬越小，芯片更省電的同時，性能還會提高。
晶體管柵極
我們通過所說的芯片上的晶體管，是指金屬氧化物半導體場效應管(簡稱：金氧半場效晶體管，MOSFET)，有柵極(gate)、漏極(drain)、源極(source)三個端。
其中縮小柵極面積讓晶體管尺寸變小，是工藝進化的關鍵。HKMG指的就是金屬柵極/高介電常數(shù)絕緣層(High-k)柵結構，相對于傳統(tǒng)的poly/SiON多晶硅氮氧化硅，下面的圖表可以直觀地展示它們的不同。
阻礙傳統(tǒng)的poly/SiON柵極面積做小的原因，是下方的氧化物絕緣層(主要材料是二氧化硅，不過有些新的高級制程已經可以使用如氮氧化硅silicon oxynitride, SiON做為氧化層之用)的厚度是不能無限縮小的。柵極氧化層隨著晶體管尺寸變小而越來越薄，目前主流的半導體制程中，甚至已經做出厚度僅有1.2納米的柵極氧化層，大約等于5個原子疊在一起的厚度而已。在這種尺度下，所有的物理現(xiàn)象都在量子力學所規(guī)范的世界內，例如電子的穿隧效應。因為穿隧效應，有些電子有機會越過氧化層所形成的位能障壁(potential barrier)而產生漏電流，這也是今日集成電路芯片功耗的來源之一。為了解決這個問題，有一些介電常數(shù)比二氧化硅更高的物質被用在柵極氧化層中。
high-k工藝就是使用高介電常數(shù)的物質替代SiO2作為柵介電層。intel采用的HfO2介電常數(shù)為25，相比SiO2的4高了6倍左右，所以同樣電壓同樣電場強度，介電層厚度可以大6倍，這樣就大大減小了柵泄漏。后來，intel在 45nm 啟用了 high-k ，其他企業(yè)則已在或將在 32nm/28nm 階段啟用 high-k 技術。high-k技術不僅能夠大幅減小柵極的漏電量，還能有效降低柵極電容。這樣晶體管的關鍵尺寸便能得到進一步的縮小，而管子的驅動能力也能得到有效的改善。
簡而言之，與poly/SiOn相比，使用HKMG柵極，晶體管能做的更小，漏電也更少。目前同制程下，HKMG比poly/SiON耗能低30-35%，所以理論上，32nm的HKMG耗能差不多等同于22.5-24nm的poly/SiON。
前柵極/后柵極
前面我們論證了HKMG相對于poly/SiON的優(yōu)勢，但很少人知道，即使同樣是HKMG柵極，如果采用不同的制造工藝——前柵極(gate-first)/后柵極(gate-last)，芯片表現(xiàn)是不一樣的。
煮機上一篇文章已經說過，前柵極工藝制作HKMG，用來制作high-k絕緣層和制作金屬柵極的材料必須經受漏源極退火工步的高溫，會導致晶體管Vt門限電壓上升，這樣會影響管子的性能。具體表現(xiàn)，就是當處理器運算的頻率高的時候，功耗就會很大。
所以，在高性能/低功耗方面，使用后柵極工藝HKMG柵極的芯片較好。
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