行動處理器大廠正全力發(fā)展下世代三維晶片(3D IC)。隨著四核心處理器大舉出籠，記憶體頻寬不敷使用的疑慮已逐漸浮現(xiàn)，因此聯(lián)發(fā)科、高通(Qualcomm)及三星(Samsung)皆已積極導入 3D IC技術，以提升應用處理器與Mobile DRAM間的輸入/輸出(I/O)頻寬，從而實現(xiàn)整合更多核心或矽智財(IP)的系統(tǒng)單晶片(SoC)設計。
工研院IEK系統(tǒng)IC與制程研究部研究員蔡金坤表示，行動處理器邁向多核設計已勢在必行;國際晶片大廠高通、輝達(NVIDIA)及三星均早早推出四核心產(chǎn)品卡位，而聯(lián)發(fā)科亦在2012年底以Cortex-A7四核方案趕搭這股風潮。此外，多家中國大陸晶片商更計劃于2013上半年加入戰(zhàn)局，甚至于 2014年進一步發(fā)展六或八核心應用處理器，將晶片“核心”戰(zhàn)況拉高一個層級。
不過，蔡金坤分析，中央處理器(CPU)核心倍增后，由于本身加上繪圖處理器(GPU)、無線區(qū)域網(wǎng)路(Wi-Fi)晶片及感測器等資訊運算需求激增，將占用大量記憶體I/O頻寬;因此，包括高通、三星及聯(lián)發(fā)科已開始部署3D IC方案，規(guī)畫運用新世代Wide I/O封裝技術標準堆疊處理器與記憶體，進一步擴充資訊傳輸通道，以提升多核心晶片工作效率，并降低I/O功耗。
蔡金坤透露，三星具備邏輯IC與記憶體雙重技術，正著手展開3D IC設計，預期2014～2015年可望揭露較明確的技術進展，以克服下一代八核心SoC頻寬不足，影響整體系統(tǒng)效能的問題。該公司預計利用安謀國際 (ARM)的big.LITTLE架構，以20奈米(nm)以下制程整合各四顆Cortex-A15與Cortex-A7，讓處理器時脈大增至 2.5～3GHz水準;同時將行動記憶體升級至LPDDR3規(guī)格，再透過3D封裝串連邏輯晶片，達到多通道12.8Gbit/s頻寬。
與此同時，聯(lián)發(fā)科也和工研院“n+2”晶片研發(fā)計劃緊密配合，布局處理器整合非揮發(fā)性記憶體(NVRAM)的3D IC設計方案。據(jù)悉，該計劃目標系打造超越現(xiàn)有四核心晶片下兩個世代的多核CPU加多核GPU處理器，以滿足行動與運算設備融合的設計趨勢，并讓系統(tǒng)能順暢支援超高速聯(lián)網(wǎng)、擴增實境(AR)、全高畫質(zhì)(FHD)和3D顯示等創(chuàng)新功能。
事實上，超越四核心設計并非易事，尤其是記憶體頻寬不足問題，將無法發(fā)揮預期的系統(tǒng)效能，除非能改善頻寬，否則貿(mào)然增加核心也只是徒增功耗。以蘋果 (Apple)最新的A5X及A6處理器為例，仍僅止于雙核心設計，卻透過堆疊式封裝層疊(PoP)技術，將處理器與LPDDR2記憶體的I/O通道擴充至兩個，優(yōu)化系統(tǒng)資訊讀寫效率，從而與大量搭載四核心處理器的Android機種比拼效能。
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