惠瑞捷推半導(dǎo)體測(cè)試之全方位良率學(xué)習(xí)解決方案

惠瑞捷公司 (Verigy)宣布推出全方位良率學(xué)習(xí)解決方案 (Yield Learning Solution)，該解決方案可在複雜系統(tǒng)單晶片晶粒 (SoC die) 上整合未切割晶片測(cè)試、即時(shí)擷取以及電性缺陷統(tǒng)計(jì)分析等功能。

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惠瑞捷這套良率學(xué)習(xí)解決方案，結(jié)合了旗下V93000 SoC測(cè)試機(jī)臺(tái)的預(yù)先分析模組與一套設(shè)計(jì)導(dǎo)向的分析及視覺化工具組，協(xié)助製造業(yè)者在面對(duì)大量電性缺陷時(shí)，也能迅速將其分類成各種邏輯缺陷。此外，藉由電性測(cè)試與實(shí)體布線資料無縫隙的結(jié)合，這套解決方案可快速找出實(shí)體缺陷的根本成因，同時(shí)縮短可見與不可見良率損失機(jī)制所需的辨別時(shí)間，進(jìn)而使量產(chǎn)時(shí)間縮短4週，良率標(biāo)竿指數(shù)提高6%。

無論在設(shè)計(jì)或製造方面，奈米設(shè)備問題診斷所面臨的挑戰(zhàn)已日益加劇，因此IC設(shè)計(jì)業(yè)者、晶圓廠以及測(cè)試廠彼此間的緊密合作將更形重要。惠瑞捷良率學(xué)習(xí)解決方案可讓測(cè)試工作有效導(dǎo)入IC設(shè)計(jì)與晶圓廠，為掃描鏈以及邏輯程序中固定型與難以偵測(cè)的時(shí)序缺陷提供邏輯圖,不僅為實(shí)驗(yàn)室提供高準(zhǔn)確性，更使得生產(chǎn)達(dá)到高產(chǎn)能，符合新產(chǎn)品上市與常態(tài)製造程序監(jiān)控的關(guān)鍵因素。