FinFET挑戰(zhàn)與解決之道──客制、數(shù)位與Signoff

FinFET 技術(shù)的導(dǎo)入將是電子業(yè)界的一大進(jìn)展；FinFET部署超越了平面電晶體在20nm所展現(xiàn)的基本效能與功耗特性，進(jìn)而具體實(shí)現(xiàn)了制程轉(zhuǎn)移的價(jià)值。FinFET讓業(yè)界回到了正軌，然而，嶄新元件類型、193nm波長微影、以生產(chǎn)制造結(jié)果為基礎(chǔ)的規(guī)則以及材料物理的組合，也造成了全新的技術(shù)與協(xié)作挑戰(zhàn)。
FinFET是新型的多重閘道3D電晶體，實(shí)現(xiàn)重大的效能提升并降低功耗，遠(yuǎn)勝過既有的平面CMOS元件。在FinFET中，元件的閘道環(huán)繞包裹著通道(如圖一)。這樣可以獲致更佳的電子特性、提供更低臨界電壓和更高效能，以及減少泄漏與動(dòng)態(tài)功耗。

不同于過去的制程，在28nm與20nm的先進(jìn)制程中，垂直的整合扮演更重要角色；就16nm FinFET技術(shù)而言，這尤其真切。為了產(chǎn)生可行的方案，構(gòu)成實(shí)用組合的所有要素(制程、單元庫、EDA與IP)都必須相互最佳化。隨著制造流程進(jìn)展到生產(chǎn)階段時(shí)，實(shí)用組合必須要能跟上變化的腳步。由于彼此相互依賴，各元素不可能獨(dú)自變化而不影響到其他元素。

在英特爾(Intel)開始于22nm使用FinFET技術(shù)(他們稱為「三閘極(Tri-Gate)」)的同時(shí)，大多數(shù)晶圓廠都期待能夠在16nm或14nm采用FinFET。但是，后方金屬層通常繼續(xù)維持在20nm。16/14nm FinFET制程的測試晶片試產(chǎn)于2012年首度出現(xiàn)，而最早的客戶設(shè)計(jì)個(gè)案可能在2013年后期開始。

但是，正如許多新技術(shù)導(dǎo)入時(shí)一般，16/14nm FinFET也造成了一些設(shè)計(jì)挑戰(zhàn)。這些挑戰(zhàn)大多在于客制/類比端，但是也有些問題是數(shù)位設(shè)計(jì)人員必須注意的。這篇文章從客制/類比、數(shù)位、寄生萃取與signoff的觀點(diǎn)來看各種挑戰(zhàn)。

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作者：Rahul Deokar、Gilles Lamant、Hitendra Divecha、Ruben Molina與徐季平/ Cadence Design Systems (益華電腦)