臺(tái)積電推20奈米及CoWoS參考流程

臺(tái)積電 (2330)今(9)日宣布，已領(lǐng)先業(yè)界成功推出支援20 奈米制程與CoWoS（Chip on Wafer on Substrate）技術(shù)的設(shè)計(jì)參考流程，展現(xiàn)該公司在開放創(chuàng)新平臺(tái)（Open Innovation Platform, OIP）架構(gòu)中，支援20奈米與CoWoS技術(shù)的設(shè)計(jì)環(huán)境已準(zhǔn)備就緒。
臺(tái)積電強(qiáng)調(diào)，20奈米參考流程，是采用現(xiàn)行經(jīng)過驗(yàn)證的設(shè)計(jì)流程協(xié)助客戶實(shí)現(xiàn)雙重曝影技術(shù)（Double Patterning Technology, DPT），藉由雙重曝影技術(shù)所需知識(shí)的布局與配線（Place and Route） 、時(shí)序（Timing）、實(shí)體驗(yàn)證（Physical Verification）及可制造性設(shè)計(jì)（Design for Manufacturing, DFM），電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)導(dǎo)廠商通過驗(yàn)證的設(shè)計(jì)工具能夠支援臺(tái)積電的20奈米制程。
此外，臺(tái)積電指出，通過矽晶片驗(yàn)證的CoWoS參考流程，則能夠整合多晶片以支援高頻寬與低功耗應(yīng)用，加速三維積體電路（3D IC）設(shè)計(jì)產(chǎn)品的上市時(shí)間，晶片設(shè)計(jì)業(yè)者亦受惠于能夠使用電子設(shè)計(jì)自動(dòng)化廠商現(xiàn)有的成熟設(shè)計(jì)工具進(jìn)行設(shè)計(jì)。
臺(tái)積電研發(fā)副總侯永清表示，以上參考流程能夠完整的，將臺(tái)積電先進(jìn)的20奈米與CoWoS技術(shù)提供給晶片設(shè)計(jì)業(yè)者，以協(xié)助其盡早開始設(shè)計(jì)開發(fā)產(chǎn)品。而對(duì)于臺(tái)積電及其開放創(chuàng)新平臺(tái)設(shè)計(jì)生態(tài)環(huán)境伙伴而言，首要目標(biāo)即在于能夠及早、并完整地提供先進(jìn)的矽晶片與生產(chǎn)技術(shù)給客戶。