[導讀]日立制作所宣布，開發(fā)出了有關中高耐壓（35～300V左右）晶體管的兩項技術。其一是在一枚芯片上集成源漏極耐壓各不相同的多個晶體管的技術，另一個是可將柵源極耐壓提高至300V的技術。
圖1：可將耐壓各不相同的
日立制作所宣布，開發(fā)出了有關中高耐壓（35～300V左右）晶體管的兩項技術。其一是在一枚芯片上集成源漏極耐壓各不相同的多個晶體管的技術，另一個是可將柵源極耐壓提高至300V的技術。
圖1：可將耐壓各不相同的晶體管集成在一枚芯片上的優(yōu)點
日立制作的幻燈片。（點擊放大）
圖2：耐壓的調(diào)整技術
日立制作的幻燈片。（點擊放大）
兩項技術都已有預定采用的項目，預定2011年內(nèi)開始供貨產(chǎn)品。另外，日立還在5月23日起于美國加利福尼亞州圣地亞哥（San Diego）舉行的功率半導體相關國際會議“23rd International Symposium on Power Semiconductor Devices and IC's（ISPSD 2011）”上發(fā)布了這兩項技術。
“將源漏極耐壓各不相同的多個晶體管集成在一枚芯片上”的技術論文題目為“High Performance Pch-LDMOS Transistors in Wide Range Voltage from 35V to 200V SOI LDMOS Platform Technology”（Paper ID 1009），“將柵源極耐壓提高至300V”的技術論文題目為“300 V Field-MOS FETs for HV- Switching IC”（Paper ID 1027），兩篇論文均發(fā)表在“Smart Power Technology 2 Session”上。
圖3：試制的晶體管的特性
日立制作的幻燈片。（點擊放大）
圖4：提高柵源極間耐壓的優(yōu)點
日立制作的幻燈片。（點擊放大）
改變LDMOS的漂移長度
關于“將源漏極耐壓各不相同的多個晶體管集成在一枚芯片上的技術”的開發(fā)背景，日立的上野聰（信息通信系統(tǒng)公司微器件業(yè)務部設計本部混合信號LSI設計部擔當部長）表示，“繼數(shù)字和弱電的模擬之后，希望中高耐壓晶體管也實現(xiàn)高集成化的需求不斷高漲。該技術滿足了這種要求”。
上野表示，計劃將該技術用于超聲波診斷裝置的IC。還希望用于汽車的IC等。部件價格方面，“離散晶體管價格非常便宜，集成的IC也與其基本相同。不過，由于板卡面積可縮小至1/10以下，因此能大幅削減總成本和產(chǎn)品尺寸”（上野）（圖1）。
不同的耐壓是通過改變晶體管長度方向的布局（即漂移長度）實現(xiàn)的（圖2）。利用同一種半導體工藝即可制作出混載了不同耐壓晶體管的芯片。p通道LDMOS和n通道LDMOS二者均已確認晶體管能夠在35～200V耐壓下工作（圖3）。由于只需改變漂移長度即可，“開發(fā)方面具有可在EDA工具上輕松進行設計和驗證的優(yōu)點”（信息通信系統(tǒng)公司微器件業(yè)務部設計本部混合信號LSI設計部主任技師大島隆文）。
圖5：提高耐壓的技術
日立制作的幻燈片。（點擊放大）
圖6：試制的晶體管的特性
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將LOCOS用于柵極氧化膜
關于“將柵源極耐壓提高至300V的技術”，上野介紹說，包括該公司在內(nèi)，已有多家半導體廠商向市場供貨柵源極耐壓最大為200V的產(chǎn)品。需要輸入300V等更高電壓時，一般利用降壓電路將其降至晶體管的200V耐壓的方法。不過，存在的問題是降壓電路的耗電量等較高。
此次，日立應板卡測試儀廠商希望確保200V以上柵源極耐壓的要求進行了開發(fā)。關于除此之外的用途，上野稱有望用于醫(yī)療器械領域。“醫(yī)療器械領域對柵源極耐壓為200V的晶體管需求較大。如果能提供300V的產(chǎn)品，市場可進一步擴大”（上野）。利用此次開發(fā)的技術，能夠降低耗電量，制造漏電流較低的IC開關（圖4）。
將耐壓由200V提高至300V的技術有多項（圖5）。包括（1）將迄今隔離使用的LOCOS（Local Oxidation Of Silicon）用于柵極氧化膜；（2）利用電場模擬器，優(yōu)化擴展漏極層（Extended Drain Layer）的長度等；（3）使布線圖案實現(xiàn)最優(yōu)化等?！半妶瞿M器以前就一直在市售品中使用。此次通過改善建模和利用流程，可以再現(xiàn)接近實際的現(xiàn)象”（大島）。另外，穩(wěn)定LOCOS比較困難，其他公司還沒有實現(xiàn)300V耐壓。
日立通過在柵源極之間加上電壓，測量了采用此次技術的晶體管特性。確認到優(yōu)化設計后的晶體管能在柵源極之間的電壓為0V～300V的范圍內(nèi)作為晶體管正常工作（圖6）。
另外，此次發(fā)布的兩項技術目前尚不能組合使用。也就是說，尚不能在一枚芯片上集成源漏極耐壓不同的多個晶體管，并使柵源極耐壓實現(xiàn)300V?！皬募夹g上來說并不太難。如果有需求的話，會進一步開發(fā)”（大島）。（記者：小島 郁太郎）
圖1：可將耐壓各不相同的晶體管集成在一枚芯片上的優(yōu)點
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圖2：耐壓的調(diào)整技術
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兩項技術都已有預定采用的項目，預定2011年內(nèi)開始供貨產(chǎn)品。另外，日立還在5月23日起于美國加利福尼亞州圣地亞哥（San Diego）舉行的功率半導體相關國際會議“23rd International Symposium on Power Semiconductor Devices and IC's（ISPSD 2011）”上發(fā)布了這兩項技術。
“將源漏極耐壓各不相同的多個晶體管集成在一枚芯片上”的技術論文題目為“High Performance Pch-LDMOS Transistors in Wide Range Voltage from 35V to 200V SOI LDMOS Platform Technology”（Paper ID 1009），“將柵源極耐壓提高至300V”的技術論文題目為“300 V Field-MOS FETs for HV- Switching IC”（Paper ID 1027），兩篇論文均發(fā)表在“Smart Power Technology 2 Session”上。
圖3：試制的晶體管的特性
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圖4：提高柵源極間耐壓的優(yōu)點
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改變LDMOS的漂移長度
關于“將源漏極耐壓各不相同的多個晶體管集成在一枚芯片上的技術”的開發(fā)背景，日立的上野聰（信息通信系統(tǒng)公司微器件業(yè)務部設計本部混合信號LSI設計部擔當部長）表示，“繼數(shù)字和弱電的模擬之后，希望中高耐壓晶體管也實現(xiàn)高集成化的需求不斷高漲。該技術滿足了這種要求”。
上野表示，計劃將該技術用于超聲波診斷裝置的IC。還希望用于汽車的IC等。部件價格方面，“離散晶體管價格非常便宜，集成的IC也與其基本相同。不過，由于板卡面積可縮小至1/10以下，因此能大幅削減總成本和產(chǎn)品尺寸”（上野）（圖1）。
不同的耐壓是通過改變晶體管長度方向的布局（即漂移長度）實現(xiàn)的（圖2）。利用同一種半導體工藝即可制作出混載了不同耐壓晶體管的芯片。p通道LDMOS和n通道LDMOS二者均已確認晶體管能夠在35～200V耐壓下工作（圖3）。由于只需改變漂移長度即可，“開發(fā)方面具有可在EDA工具上輕松進行設計和驗證的優(yōu)點”（信息通信系統(tǒng)公司微器件業(yè)務部設計本部混合信號LSI設計部主任技師大島隆文）。
圖5：提高耐壓的技術
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圖6：試制的晶體管的特性
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將LOCOS用于柵極氧化膜
關于“將柵源極耐壓提高至300V的技術”，上野介紹說，包括該公司在內(nèi)，已有多家半導體廠商向市場供貨柵源極耐壓最大為200V的產(chǎn)品。需要輸入300V等更高電壓時，一般利用降壓電路將其降至晶體管的200V耐壓的方法。不過，存在的問題是降壓電路的耗電量等較高。
此次，日立應板卡測試儀廠商希望確保200V以上柵源極耐壓的要求進行了開發(fā)。關于除此之外的用途，上野稱有望用于醫(yī)療器械領域。“醫(yī)療器械領域對柵源極耐壓為200V的晶體管需求較大。如果能提供300V的產(chǎn)品，市場可進一步擴大”（上野）。利用此次開發(fā)的技術，能夠降低耗電量，制造漏電流較低的IC開關（圖4）。
將耐壓由200V提高至300V的技術有多項（圖5）。包括（1）將迄今隔離使用的LOCOS（Local Oxidation Of Silicon）用于柵極氧化膜；（2）利用電場模擬器，優(yōu)化擴展漏極層（Extended Drain Layer）的長度等；（3）使布線圖案實現(xiàn)最優(yōu)化等?！半妶瞿M器以前就一直在市售品中使用。此次通過改善建模和利用流程，可以再現(xiàn)接近實際的現(xiàn)象”（大島）。另外，穩(wěn)定LOCOS比較困難，其他公司還沒有實現(xiàn)300V耐壓。
日立通過在柵源極之間加上電壓，測量了采用此次技術的晶體管特性。確認到優(yōu)化設計后的晶體管能在柵源極之間的電壓為0V～300V的范圍內(nèi)作為晶體管正常工作（圖6）。
另外，此次發(fā)布的兩項技術目前尚不能組合使用。也就是說，尚不能在一枚芯片上集成源漏極耐壓不同的多個晶體管，并使柵源極耐壓實現(xiàn)300V?！皬募夹g上來說并不太難。如果有需求的話，會進一步開發(fā)”（大島）。（記者：小島 郁太郎）
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