東京大學(xué)等在厚度不到10μm的晶圓上形成FeRAM和邏輯電路

東京大學(xué)在半導(dǎo)體制造技術(shù)國際會議“2010 Symposium on VLSITechnology”上宣布，該公司與富士通微電子（現(xiàn)富士通半導(dǎo)體）、大日本印刷、富士通研究所以及迪思科（Disco）共同在厚度降至10μm以下的半導(dǎo)體晶圓上形成了強(qiáng)介電體存儲器（FeRAM）和CMOS邏輯電路，并證實(shí)在薄型化前后元件特性沒有發(fā)生大的變化（論文編號：10.1）。該研究的目的是利用在晶圓上層疊晶圓，即通過TSV（Through SiliconVia，硅貫通孔）進(jìn)行三維連接的WoW（Wafer-on-Wafer）技術(shù)，安裝層疊100層的超大容量存儲器，將高度控制在2mm以內(nèi)等。

東京大學(xué)等推進(jìn)晶圓實(shí)現(xiàn)極薄化的主要目的是降低TSV的成本。原因是通過降低晶圓厚度，“可以縮短隨著TSV形成而需要的蝕刻和鍍層填充時(shí)間。從而降低形成TSV所需的工藝成本”（東京大學(xué)）。

此次在9μm厚的半導(dǎo)體晶圓上制成了FeRAM。在晶體管與金屬之間形成了PZT電容器。晶圓的薄型化過程首先通過背面研磨（BackGrind）技術(shù)從背面開始削薄，然后通過CMP進(jìn)行表面處理。據(jù)東京大學(xué)介紹，在薄型化前后，PZT電容器的滯后特性幾乎沒有發(fā)生變化。

東京大學(xué)等還在更加薄的7μm厚半導(dǎo)體晶圓上形成了CMOS邏輯電路。據(jù)悉，關(guān)于特性易受外部應(yīng)力影響的pMOS晶體管，在檢查導(dǎo)通電流和結(jié)漏電流時(shí)，未發(fā)現(xiàn)薄型化前后有明顯的變化。晶圓實(shí)現(xiàn)薄型化時(shí)，在背面研磨之后，利用可更仔細(xì)進(jìn)行研磨的UPG（UltraPoligrind）技術(shù)進(jìn)行了表面處理。

選擇UPG作為CMOS邏輯電路用晶圓表面處理方法的原因如下。雖然UPG可以比背面研磨更為仔細(xì)地進(jìn)行研磨，不過與CMP和干拋光（DryPolish）相比，處理后的表面會變粗糙。也就是說，與CMP和干拋光相比，UPG的晶圓彎曲強(qiáng)度會變低。如果通過UPG進(jìn)行表面處理的話，可在硅底板的背面以50μm左右的厚度形成非結(jié)晶層（缺陷層）。由于該非結(jié)晶層的存在，可以防止從研磨裝置等進(jìn)入到硅底板內(nèi)的銅等金屬到達(dá)晶體管通道附近。東京大學(xué)表示，“如果將銅等金屬吸引到晶體管通道中的話，就會出現(xiàn)閾值電壓發(fā)生改變等現(xiàn)象。我們希望避免出現(xiàn)該現(xiàn)象”。即使稍微犧牲一些彎曲強(qiáng)度，也要將晶體管特性放在優(yōu)先位置。（記者：大石 基之）