圖為新一代驗證計算平臺
驗證測試面臨挑戰(zhàn)
現(xiàn)代大規(guī)模集成電路設(shè)計密度越來越高，更加快速、有效地進行設(shè)計驗證成為極大的考驗。
對于設(shè)計工程師而言，有關(guān)芯片功能和性能方面的綜合數(shù)據(jù)是關(guān)鍵信息。他們通常會根據(jù)設(shè)計規(guī)范預先假設(shè)出芯片各項性能的大致參數(shù)范圍，提交給驗證測試人員，通過驗證測試分析后，得出比較真實的性能參數(shù)范圍或者特定值;設(shè)計工程師再根據(jù)這些值進行分析并調(diào)整設(shè)計，使芯片的性能參數(shù)達到符合設(shè)計規(guī)范的范圍。為了保證最終得到的芯片設(shè)計符合設(shè)計要求，IC設(shè)計公司不得不在驗證階段投入大量資源，驗證測試便成為一種使合格產(chǎn)品產(chǎn)量最大、次品減至最低的方式。
對此，Cadence全球銷售兼系統(tǒng)與驗證部門資深副總裁黃小立表示，由于現(xiàn)代大規(guī)模集成電路設(shè)計密度越來越高，擁有越來越多的核，存儲器、邏輯電路、射頻IC等都集成到系統(tǒng)級芯片中，針對如此復雜的系統(tǒng)級芯片，更加快速、有效地進行設(shè)計驗證便成為一個極大的考驗。系統(tǒng)級芯片測試是一個費時間的過程。要完成測試，要降低測試成本，需要生成數(shù)千測試圖形和矢量，還要達到足夠高的故障覆蓋率才行。隨著測試鏈從芯片級延伸到板級、系統(tǒng)級、現(xiàn)場級測試，面臨的測試挑戰(zhàn)隨之倍增。
Synopsys公司高級市場總監(jiān)Rajiv Maheshwary表示，自20世紀90年代至今，大規(guī)模集成電路設(shè)計隨著復雜度的增加，在驗證方法上經(jīng)歷了從仿真到驗證的過程。第一次轉(zhuǎn)變是通過HDL仿真和SynopsysVCS這樣的編譯代碼仿真技術(shù)，解決“仿真生產(chǎn)率差距”的問題，而后轉(zhuǎn)變到通過引入SystemVerilog和高級測試平臺解決“驗證生產(chǎn)率差距”問題。
硬件仿真重要性不斷提升
全球三大EDA公司均已涉足硬件仿真器市場，并展開了激烈的競爭。
一般來說，IC設(shè)計仿真有三種方式：軟件仿真、FPGA仿真和硬件加速仿真。軟件仿真的特點是調(diào)試方便，但是速度慢，目前基本在kHz級別。FPGA仿真的速度較快，價格也相對便宜，但是測試中可見程度差，工程師不容易看出哪里出了問題，還要花很多時間找錯。硬件仿真加速器不僅速度快、容量大，也可進行調(diào)試，不過產(chǎn)品價格是三種方式中最昂貴的。但是，隨著設(shè)計驗證重要性的提升以及IC復雜度的提高，硬件仿真加速器展現(xiàn)出越來越高的重要性。
日前，Cadence推出其新一代驗證計算平臺Palladium XP II，容量擴展至 23 億門。根據(jù)Cadence公司介紹，新產(chǎn)品與上一代的Palladium XP相比，具有更高的性能、更大的容量、更快的上載速度和增強的調(diào)試能力。不僅是Cadence，其他幾家主要的EDA公司也在不斷強化在硬件仿真器市場的開發(fā)力度。2012年Synopsys公司宣布的一項重要收購，便是對仿真工具供應商EVE的收購。合并EVE公司后得到的ZeBu硬件輔助驗證產(chǎn)品線，將會拓寬Synopsys的驗證產(chǎn)品市場，改善其在硬件仿真市場相對弱勢的地位，使得Synopsys具備與Cadence的Palladium硬件-軟件驗證計算平臺一爭高低的能力。而Mentor更是不甘落后，于2012年4月推出了高速多功能硬件加速仿真器Veloce，也具有相當高的仿真性能。
全球三大EDA公司均已涉足硬件仿真器市場，并展開激烈競爭。
設(shè)計驗證將以IP為主
20年前設(shè)計以門為主，現(xiàn)在以IP為主，IP的復用技術(shù)成為推動驗證方法演變的重要因素。
隨著設(shè)計驗證重要性的提升、IC復雜度的提高，高效的設(shè)計驗證方法工具的設(shè)計開發(fā)思路也在發(fā)生著演變。
首先，隨著IP模塊化的發(fā)展，設(shè)計驗證開始以IP為主。對此，Cadence全球銷售兼系統(tǒng)與驗證部門資深副總裁黃小立表示，IP的復用技術(shù)是推動驗證方法演變的重要因素。SoC產(chǎn)品雖然意味著更好的電路時序和更高的可靠性，但同時SoC也意味著更復雜的邏輯。系統(tǒng)的復雜度決定了不可能簡單地將各個IP模塊集成起來就完成了SoC設(shè)計。因此，如何更快更好地完成驗證工作成為目前業(yè)界非常關(guān)注的話題之一。20年前設(shè)計以門為主，現(xiàn)在以IP為主。若以門為主，一個“與門”一個“或門”，很簡單就可以辨別。而以IP為主，就會產(chǎn)生新的問題——核難以辨別，如何驗證核、如何將其準確體現(xiàn)在SoC里、如何在SoC里面驗證和優(yōu)化，這些均與以門為主的驗證完全不同，所以必須大力加速提供核的組合。另外，還要提供全面的驗證模塊，如果購買USB、PCR等，這些核都需要外部仿真驗證。
其次，高速度、高性能、高容量成為對仿真工具的重要要求。Rajiv Maheshwary表示，21世紀后網(wǎng)絡(luò)應用推動設(shè)計復雜性上升到更高水平。ASIC的門數(shù)量已達到1000萬或更多，IP模塊的采用也越來越多。這種情況使得更加先進的驗證技術(shù)，如各種高級測試平臺、約束隨機驗證法和斷言等成為提升“驗證覆蓋率”的關(guān)鍵。下一代SoC驗證技術(shù)需要大幅提升驗證性能和容量，能夠提供先進和直觀的調(diào)試技術(shù)以幫助工程師快速分析海量數(shù)據(jù)，并找出設(shè)計問題，能夠提供全面、成熟、快速、高效和即時的驗證IP，并為設(shè)計團隊提供軟硬件聯(lián)合驗證方案，幫助他們開發(fā)代碼和硬件，并讓這一切在統(tǒng)一的平臺上實現(xiàn)。
最后，軟件在芯片中的比例和重要性上升也導致設(shè)計驗證的復雜化。黃小立表示，因為現(xiàn)在終端產(chǎn)品真正形成差異化的是軟件，每家公司有不同的軟件方法，哪怕運行在同一硬件平臺上，各家軟件還是有差異的。因此，設(shè)計驗證必須發(fā)展至軟件層級。
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