IC業(yè)發(fā)展模式孕育新一輪變革 面臨三大難題
[導(dǎo)讀]半導(dǎo)體業(yè)已經(jīng)邁入14nm制程，2014年開始量產(chǎn)。如果從工藝制程節(jié)點(diǎn)來說，傳統(tǒng)的光學(xué)光刻193nm浸液式采用兩次或者四次圖形曝光(DP)技術(shù)可能達(dá)到10nm，這意味著如果EUV技術(shù)再次推遲應(yīng)用，到2015年制程將暫時在10nm徘徊。
半導(dǎo)體業(yè)已經(jīng)邁入14nm制程，2014年開始量產(chǎn)。如果從工藝制程節(jié)點(diǎn)來說，傳統(tǒng)的光學(xué)光刻193nm浸液式采用兩次或者四次圖形曝光(DP)技術(shù)可能達(dá)到10nm，這意味著如果EUV技術(shù)再次推遲應(yīng)用，到2015年制程將暫時在10nm徘徊。除非等到EUV技術(shù)成熟，制程才能再繼續(xù)縮小下去。依目前的態(tài)勢，即便EUV成功也頂多還有兩個臺階可上，即7nm或者5nm。因?yàn)榘蠢碚摐y算，在5nm時可能器件已達(dá)到物理極限。
工藝尺寸縮小僅是手段之一，不是最終目標(biāo)。眾所周知，推動市場進(jìn)步的是終端電子產(chǎn)品的市場需求，向著更小、更輕、更低成本、更易使用的方向邁進(jìn)。IDC于今年發(fā)布的關(guān)于2020年時全球智能設(shè)備的預(yù)測數(shù)據(jù)顯示，一是互聯(lián)網(wǎng)使用人數(shù)將達(dá)40億，二是產(chǎn)業(yè)銷售額達(dá)4萬億美元，三是嵌入式終端裝置達(dá)250億臺，四是需要處理的數(shù)據(jù)量達(dá)50萬億GB，五是全球應(yīng)用達(dá)到2500萬個。
近段時間以來，全球能夠繼續(xù)跟蹤先進(jìn)制程的廠家數(shù)量越來越少，集中在幾家龍頭大廠，分別為做邏輯的英特爾，做存儲器的三星、SK海力士、東芝、閃迪以及做代工的TSMC、格羅方德等，業(yè)界盛傳的三足鼎立架構(gòu)已經(jīng)基本形成。它們發(fā)展的驅(qū)動力主要是為了保持龍頭地位，防止追隨者超過它們。所以在大多情況下，它們的持續(xù)投資與跟進(jìn)是必需的，雖與工藝尺寸縮小的驅(qū)動力有關(guān)，但并不明顯。因?yàn)榧幢隳柖梢训竭_(dá)終點(diǎn)，對于它們的影響都甚微。
另外，除了FinFET(3D)、UT SOI(超薄絕緣層上硅)等工藝之外，從產(chǎn)業(yè)鏈角度來說，在未來的10年間全球半導(dǎo)體業(yè)中尚有三大技術(shù)，可能推動產(chǎn)業(yè)實(shí)現(xiàn)又一輪高增長，包括450mm硅片、EUV光刻及TSV的2.5D和3D封裝，它們都涉及整個產(chǎn)業(yè)鏈協(xié)作問題，非單個企業(yè)的能力能解決。
由于研發(fā)經(jīng)費(fèi)不足，目前說450mm設(shè)備開發(fā)已經(jīng)具備條件是不客觀的，似乎各家廠商正在等待發(fā)令槍聲的到來。
450mm硅片的命運(yùn)從開始就是坎坷的，與300mm硅片相比，業(yè)界的質(zhì)疑聲不斷，歸納起來有以下兩個方面：一是在“大者恒大”的局面下，還有多少客戶能下訂單?而開發(fā)450mm設(shè)備需要投資約200億美元，它的回報率在哪里?二是設(shè)備大廠缺乏積極性。
開發(fā)尚不具備條件
存儲器業(yè)自2007年由200mm向300mm硅片過渡，近期半導(dǎo)體設(shè)備業(yè)基本上除了200mm設(shè)備的翻新業(yè)務(wù)之外，幾乎已全是300mm設(shè)備的訂單。設(shè)備業(yè)經(jīng)過一次又一次的兼并重組，目前能幸存下來的都是各類別身經(jīng)百戰(zhàn)的佼佼者。近期它們的日子也不好過，面臨的形勢也十分嚴(yán)峻，如不加入到450mm行列，就等同于自動出列。因此，近兩年來自設(shè)備大廠的反對聲浪已經(jīng)幾乎消停，但是苦于研發(fā)經(jīng)費(fèi)的不足，態(tài)度也不十分積極。
由于設(shè)備產(chǎn)業(yè)的特殊性，它們必須要走在技術(shù)的最前列，因此芯片制造業(yè)不得不依賴于此。根據(jù)300mm硅片設(shè)備開發(fā)的經(jīng)驗(yàn)，450mm設(shè)備不是能簡單地把腔體放大就能解決問題的?？梢韵胍姡壳翱蛻舻挠唵螘性?4nm甚至10nm(根據(jù)它的導(dǎo)入時間推算)制程，采用FinFET或者UT SOI等工藝，所以許多設(shè)備要重新進(jìn)行設(shè)計，至少硅片上的缺陷密度要減少兩個數(shù)量級。加上綠色產(chǎn)業(yè)的需要，無論是在設(shè)備的耗電量、耗水量、體積大小、重量等方面都要有大的改進(jìn)。
所以目前關(guān)于450mm設(shè)備的進(jìn)展除了EUV光刻機(jī)能吸引人們眼球之外，其他僅有測量設(shè)備等有些報道，也并不多見，相信各家廠商都在暗自發(fā)力。然而由于研發(fā)經(jīng)費(fèi)的不足，目前說450mm設(shè)備開發(fā)已經(jīng)具備條件是不客觀的，似乎各家廠商正在等待發(fā)令槍聲的到來。
臺積電450mm計劃資深總監(jiān)游秋山博士于去年提及了公司內(nèi)部對于18英寸晶圓設(shè)備設(shè)定的目標(biāo)，希望與12英寸設(shè)備相比，整體設(shè)備效率能于2018年提升1.1倍、2020年提升至1.8倍。此外，設(shè)備價格降低70%，尺寸縮小2/3，以及平均每片晶圓能維持與300mm設(shè)備相同的水電消耗量。
突破需共擔(dān)風(fēng)險
450mm硅片的進(jìn)程要看何時業(yè)界的第一條及第二條引導(dǎo)線(或者生產(chǎn)線)運(yùn)行之后，能夠?qū)崿F(xiàn)產(chǎn)業(yè)預(yù)期的芯片成本下降目標(biāo)。等到設(shè)備真要放量擴(kuò)產(chǎn)時，設(shè)備制造商與芯片制造商之間可能會依EUV的發(fā)展模式再次聯(lián)合起來。
原因十分簡單，全球共有不到10家客戶，要迅速實(shí)現(xiàn)突破，在缺乏經(jīng)費(fèi)的情形下，不下工夫是肯定不會成功的，所以一定要共擔(dān)風(fēng)險。另外與300mm硅片設(shè)備相比較，進(jìn)展也不可太快，萬一成本下降效果不是十分明顯的話，那些芯片制造商購買時就會很猶豫，導(dǎo)致最初的訂單數(shù)量不會太多。而設(shè)備是一定要經(jīng)過客戶的試用之后，累積經(jīng)驗(yàn)才能發(fā)現(xiàn)問題、予以改進(jìn)。兩者之間是魚水的關(guān)系，但是各有自己的經(jīng)濟(jì)利益考量。
因此，對于全球半導(dǎo)體業(yè)向450mm硅片過渡的前景還是客觀一些為好，事情可能會有波折，原因是半導(dǎo)體技術(shù)的先進(jìn)性、復(fù)雜性要求已很高，而設(shè)備業(yè)準(zhǔn)備并不很充分。
另據(jù)消息，英特爾近日確認(rèn)，位于美國俄勒岡州的Fab 1DX二期工程已經(jīng)破土動工，這也是全球第一座將會用來生產(chǎn)450mm大尺寸晶圓的工廠。
EUV光刻“好日子”即將到來?
EUV光刻已引起半導(dǎo)體業(yè)界的特別重視，有希望在2015年或者2016年相當(dāng)于在10nm制程時代導(dǎo)入。
EUV光刻技術(shù)相對來說還算是幸運(yùn)的，由于光源功率一再推遲，影響了進(jìn)程，促使英特爾、臺積電及三星紛紛解囊投資入股ASML，支持它的研發(fā)。
ASML于今年6月兼并了一家提供光源的公司Cymer，似乎已再無其他說辭，看來此次EUV光刻設(shè)備一定要成功。
解決光源功率和掩膜缺陷
EUV技術(shù)原本被寄希望于在65nm技術(shù)節(jié)點(diǎn)被采用，但是隨著浸液式光刻、雙重圖形等技術(shù)的不斷涌現(xiàn)，它嶄露頭角的日子被不斷推遲。甚至有人質(zhì)疑是否真的需要EUV?時至今日，在14nm甚至10nm制程步步緊逼的時候，是不是意味著EUV的“好日子”即將到來?
目前EUV技術(shù)的現(xiàn)狀仍存在兩個大問題，即EUV光源功率不夠以及光刻掩膜的缺陷問題。
相對于目前的投影式光學(xué)系統(tǒng)而言，EUV掩膜板將采用反射技術(shù)，而非透射技術(shù)。要使EUV順利進(jìn)入量產(chǎn)，無缺陷的掩膜是必不可少的，如何解決掩膜板表面多層抗反射膜的無缺陷問題成為關(guān)鍵。EUV掩膜板的制作一般是采用多層堆疊的Mo/Si薄膜，每一Mo層與Si層都必須足夠平滑，誤差容許范圍為一個原子大小。如果掩膜上存在大顆粒時，通常需要采用掩膜修正技術(shù)進(jìn)行處理。另外，掩膜版還涉及儲存、運(yùn)輸?shù)入y題。[!--empirenews.page--]
最新的數(shù)據(jù)要求認(rèn)為，最終EUV量產(chǎn)時缺陷密度的目標(biāo)可放松到0.01defects/cm2即可。但如今的EUV掩膜缺陷仍高達(dá)1defect/cm2，相差兩個數(shù)量級，可見任務(wù)還非常艱巨。
EUV光刻反射式掩膜技術(shù)的難點(diǎn)在于掩膜白板(blank)的制備，包括缺陷數(shù)的控制以及無缺陷多層膜的制備。根據(jù)掩膜圖形成型方法的不同，其制備方法主要分為：離子束直接刻蝕法、離子注入法、Liftoff法、吸收層干刻法。吸收層干刻法不僅在工藝上切實(shí)可行，而且有利于缺陷的檢測和修補(bǔ)，是最為理想的掩膜制作方法。
另外，制作出無瑕疵的掩膜坯(mask blank)則是另外一個EUV光刻技術(shù)走向成熟需要解決的主要問題。有分析說，經(jīng)過多年研究，業(yè)內(nèi)制作光掩膜襯底的瑕疵水平已經(jīng)達(dá)到每片24個瑕疵，這樣的瑕疵控制水平對于存儲器的制造來說已經(jīng)可以滿足要求，但是仍無法滿足制作邏輯芯片的要求。
到2013年，6反射鏡設(shè)計的EUV光刻系統(tǒng)的數(shù)值孔徑NA可從現(xiàn)有的0.25水平增加到0.32(通過增大鏡徑等手段)。如果再進(jìn)一步發(fā)展下去，通過8反射鏡設(shè)計并采用中心遮攔技術(shù)的EUV光刻系統(tǒng)的NA值則可達(dá)到0.7左右。
比如在掩膜板技術(shù)方面，業(yè)內(nèi)領(lǐng)先的掩膜坯提供商Hoya公司一直都在研究超低熱脹率的掩膜坯材料，這種掩膜坯并不采用傳統(tǒng)的石英襯底材料制作。
另外，由于所用的照明光能量很容易被材料吸收，因此多年來人們一般認(rèn)為EUV光刻適用的掩膜板很難通過加裝掩膜板的保護(hù)膜的方法來防止顆粒沾染。而目前已經(jīng)有研究人員在研制硅材質(zhì)的掩膜板保護(hù)膜方面取得了一些進(jìn)展。對于目前條件下EUV光刻系統(tǒng)用的掩膜板而言，平均使用25次就會沾染上一個污染物顆粒，因此需要通過特殊的清潔處理來保證掩膜板的清潔，而這種清潔處理則不僅增加了成本，而且還會影響到掩膜板的質(zhì)量。
有望在10nm制程導(dǎo)入
EUV光刻機(jī)制造商ASML在2013年展覽會的演講中表示，其第二代NXE 3300B的EUV光刻機(jī)已經(jīng)出貨9臺給芯片制造商。在2014年時NXE 3300B中的光源功率可以達(dá)到50W，相當(dāng)于43WPH水平。而100W光源可能要到2015年或者2016年實(shí)現(xiàn)，相當(dāng)于73WPH水平。至于何時出現(xiàn)250W EUV光源目前無法預(yù)測，除非100W光源開發(fā)成功，并有出彩的表現(xiàn)。不太相信未來光刻機(jī)能達(dá)到500W光源，雖然寫進(jìn)路線圖中是容易的，但是未來能否實(shí)現(xiàn)是個大問題。
只要實(shí)現(xiàn)73WPH，即可認(rèn)為EUV已達(dá)到量產(chǎn)水平，因?yàn)榕c多次曝光技術(shù)相比，其成本已然下降。在10nm節(jié)點(diǎn)以下，如果繼續(xù)釆用DP技術(shù)，則需要4倍甚至8倍圖形成像技術(shù)。
EUV光刻已引起半導(dǎo)體業(yè)界的特別重視，目前在英特爾等大佬的支持下經(jīng)費(fèi)也能保證，所以有希望在2015年或者2016年相當(dāng)于在10nm制程時導(dǎo)入。但是EUV光刻原理與傳統(tǒng)的光學(xué)光刻工藝不同，所以一旦導(dǎo)入，將會引起半導(dǎo)體制造業(yè)的“騷動”，它的磨合過程需要多久，尚不便預(yù)測。但是相信由此新一輪尺寸縮小的序幕將拉開，可能推動半導(dǎo)體業(yè)再次高增長。
TSV封裝帶來新游戲規(guī)則
各種TSV裝技術(shù)的成功量產(chǎn)商用，將會帶來一種新的游戲規(guī)則，封裝革命已是一種最好的超越對手的方式。
近期半導(dǎo)體業(yè)發(fā)展中有兩大趨勢即SoC系統(tǒng)級芯片及SiP系統(tǒng)級封裝。按邏輯思維，SoC是通過IC設(shè)計方法把多個芯片功能集成在一起，因此對于IC設(shè)計、驗(yàn)證及測試等都提出了新的挑戰(zhàn)，所以SoC比較適用于量大面廣的芯片，否則成本降不下來。SiP是利用封裝技術(shù)，實(shí)現(xiàn)多個芯片而且是異質(zhì)架構(gòu)產(chǎn)品的集成，由此SiP又可延伸為采用TSV的2.5D與3D封裝技術(shù)，十分類似于多層印制板電路產(chǎn)品。3D封裝的原理概念早已提出，然而涉及標(biāo)準(zhǔn)、產(chǎn)業(yè)分工等問題，產(chǎn)業(yè)化過程緩慢。如今業(yè)界對于3D封裝寄予厚望，認(rèn)為將掀起半導(dǎo)體業(yè)中超越摩爾定律的又一次革命。
封裝技術(shù)掀起革命
所謂2.5D是將多顆主動IC并排放到被動的硅中介層上，因?yàn)楣柚薪閷邮潜粍庸杵?，中間沒有晶體管，不存在TSV應(yīng)力以及散熱問題。通過多片F(xiàn)PGA的集成，容量可以做到很大，避開了新工藝大容量芯片的良率爬坡期，并因解決了多片F(xiàn)PGA的I/O互連問題而大幅降低了功耗。
3D是指把多層芯片采用微凸塊及硅通孔技術(shù)(TSV)堆疊在一起。微凸塊是一種新興技術(shù)，面臨非常多的挑戰(zhàn)。一是兩個硅片之間會有應(yīng)力，舉例來說兩個芯片本身的膨脹系數(shù)有可能不一樣，中間連接的微凸塊受到的壓力就很大，一個膨脹快，一個膨脹慢，會產(chǎn)生很大的應(yīng)力。二是在硅通孔時也會有應(yīng)力存在，會影響周圍晶體管的性能。三是熱管理的挑戰(zhàn)，如果兩個都是主動IC，散熱就成為很大的問題。所以行業(yè)需要解決上述三個重要挑戰(zhàn)，才能實(shí)現(xiàn)真正的3D封裝。
一般在晶圓制造CMOS結(jié)構(gòu)或者FEOL步驟之前完成硅通孔，通常稱作Via first。因?yàn)門SV的制作在fab的前道工藝即金屬互聯(lián)層之前進(jìn)行，此種方式在微處理器領(lǐng)域研究較多，可作為SoC的替代方案。
而將TSV放在封裝階段，通常稱之為Via last。這種方式的優(yōu)勢是可以不改變現(xiàn)在的IC制造流程和設(shè)計。采用Via last技術(shù)即在芯片的周邊進(jìn)行通孔，然后進(jìn)行芯片或者晶圓的多層堆疊。此種方式目前在存儲器封裝中盛行。
TSV通孔工藝需要幾何尺寸的測量，以及對于刻蝕間距和工藝可能帶來的各種缺陷檢測。通常TSV的孔徑在1~50微米，深度在10~150微米，縱寬比在3~5甚至更高。每個芯片上通孔大約在幾百乃至上千個。
目前能實(shí)現(xiàn)3D封裝的只是存儲器芯片，如東芝于2013年2月采用19nm空氣隔離技術(shù)生產(chǎn)出64GB與128GB的NAND閃存，并通過減薄至30微米，將16層芯片堆疊于一體，采用引線鍵合方法，作成容量達(dá)1024GB的薄型封裝。
三星也于2013年8月宣布開始量產(chǎn)128GB NAND 3D閃存。而意法半導(dǎo)體的MEMS也實(shí)現(xiàn)了3D封裝，因?yàn)樗媾R的發(fā)熱等問題小一些。
面臨三大難題
如果我們無法解決價格問題，那么TSV的發(fā)展道路將更加漫長。目前TSV在價格與成本之間仍然存在極大的挑戰(zhàn)，加上新技術(shù)的不確定性所隱含的風(fēng)險，以及實(shí)際的量產(chǎn)需求，形成了TSV技術(shù)所面臨的三大難題。
部分業(yè)界人士認(rèn)為，到2014年，智能手機(jī)用的移動應(yīng)用處理器可能會采用TSV技術(shù)，成為率先應(yīng)用TSV量產(chǎn)的產(chǎn)品。日本JEDEC正在擬訂一個支持TSV的Wide I/O存儲器界面的方案，其目標(biāo)是成為下一代采用層疊封裝(PoP)的低功耗DDR3連接的繼任技術(shù)。
市場調(diào)研機(jī)構(gòu)Yole Developpement稍早前發(fā)布了一份針對3D IC與硅通孔(TSV)的調(diào)查報告指出，2011年所有使用TSV封裝的3D IC或3D-WLCSP平臺(包括CMOS影像感測器、環(huán)境光感測器、[!--empirenews.page--]功率放大器、射頻和慣性MEMS元件)等產(chǎn)品產(chǎn)值約為27億美元，而到了2017年，產(chǎn)值可望增長到400億美元，占總半導(dǎo)體市場的9%。
因此，從目前掌握的情況看，要實(shí)現(xiàn)異質(zhì)架構(gòu)的、不同IC之間的真正3D封裝，至少還需要3~4年的時間。無論是2.5D還是3D，各種TSV封裝技術(shù)的成功量產(chǎn)商用，將會帶來一種新的游戲規(guī)則。在摩爾定律越來越難走、新的半導(dǎo)體工藝邁向1xnm越來越昂貴的今天，封裝革命已是一種最好的超越對手的方式。
450mm硅片、EUV光刻及TSV 2.5D與3D封裝三大關(guān)鍵技術(shù)本來互不相干，但是相互之間會有此消彼長的效果。目前究竟那項(xiàng)技術(shù)走在先，尚難說清。因?yàn)榘雽?dǎo)體業(yè)是一項(xiàng)規(guī)模產(chǎn)業(yè)，僅小批量生產(chǎn)也不行，價值要體現(xiàn)在銷售額中。
近時期半導(dǎo)體業(yè)的增長已趨緩，可能與尺寸縮小面臨極限等因素有關(guān)。相信當(dāng)三大技術(shù)獲得突破之際，將推動產(chǎn)業(yè)進(jìn)入又一輪的高增長。然而這三項(xiàng)技術(shù)由于難度都特別大，發(fā)展都不會一帆風(fēng)順，而在此過程中半導(dǎo)體產(chǎn)業(yè)將面臨產(chǎn)業(yè)結(jié)構(gòu)與發(fā)展模式等新一輪的重組與變革。
工藝尺寸縮小僅是手段之一，不是最終目標(biāo)。眾所周知，推動市場進(jìn)步的是終端電子產(chǎn)品的市場需求，向著更小、更輕、更低成本、更易使用的方向邁進(jìn)。IDC于今年發(fā)布的關(guān)于2020年時全球智能設(shè)備的預(yù)測數(shù)據(jù)顯示，一是互聯(lián)網(wǎng)使用人數(shù)將達(dá)40億，二是產(chǎn)業(yè)銷售額達(dá)4萬億美元，三是嵌入式終端裝置達(dá)250億臺，四是需要處理的數(shù)據(jù)量達(dá)50萬億GB，五是全球應(yīng)用達(dá)到2500萬個。
近段時間以來，全球能夠繼續(xù)跟蹤先進(jìn)制程的廠家數(shù)量越來越少，集中在幾家龍頭大廠，分別為做邏輯的英特爾，做存儲器的三星、SK海力士、東芝、閃迪以及做代工的TSMC、格羅方德等，業(yè)界盛傳的三足鼎立架構(gòu)已經(jīng)基本形成。它們發(fā)展的驅(qū)動力主要是為了保持龍頭地位，防止追隨者超過它們。所以在大多情況下，它們的持續(xù)投資與跟進(jìn)是必需的，雖與工藝尺寸縮小的驅(qū)動力有關(guān)，但并不明顯。因?yàn)榧幢隳柖梢训竭_(dá)終點(diǎn)，對于它們的影響都甚微。
另外，除了FinFET(3D)、UT SOI(超薄絕緣層上硅)等工藝之外，從產(chǎn)業(yè)鏈角度來說，在未來的10年間全球半導(dǎo)體業(yè)中尚有三大技術(shù)，可能推動產(chǎn)業(yè)實(shí)現(xiàn)又一輪高增長，包括450mm硅片、EUV光刻及TSV的2.5D和3D封裝，它們都涉及整個產(chǎn)業(yè)鏈協(xié)作問題，非單個企業(yè)的能力能解決。
由于研發(fā)經(jīng)費(fèi)不足，目前說450mm設(shè)備開發(fā)已經(jīng)具備條件是不客觀的，似乎各家廠商正在等待發(fā)令槍聲的到來。
450mm硅片的命運(yùn)從開始就是坎坷的，與300mm硅片相比，業(yè)界的質(zhì)疑聲不斷，歸納起來有以下兩個方面：一是在“大者恒大”的局面下，還有多少客戶能下訂單?而開發(fā)450mm設(shè)備需要投資約200億美元，它的回報率在哪里?二是設(shè)備大廠缺乏積極性。
開發(fā)尚不具備條件
存儲器業(yè)自2007年由200mm向300mm硅片過渡，近期半導(dǎo)體設(shè)備業(yè)基本上除了200mm設(shè)備的翻新業(yè)務(wù)之外，幾乎已全是300mm設(shè)備的訂單。設(shè)備業(yè)經(jīng)過一次又一次的兼并重組，目前能幸存下來的都是各類別身經(jīng)百戰(zhàn)的佼佼者。近期它們的日子也不好過，面臨的形勢也十分嚴(yán)峻，如不加入到450mm行列，就等同于自動出列。因此，近兩年來自設(shè)備大廠的反對聲浪已經(jīng)幾乎消停，但是苦于研發(fā)經(jīng)費(fèi)的不足，態(tài)度也不十分積極。
由于設(shè)備產(chǎn)業(yè)的特殊性，它們必須要走在技術(shù)的最前列，因此芯片制造業(yè)不得不依賴于此。根據(jù)300mm硅片設(shè)備開發(fā)的經(jīng)驗(yàn)，450mm設(shè)備不是能簡單地把腔體放大就能解決問題的?？梢韵胍姡壳翱蛻舻挠唵螘性?4nm甚至10nm(根據(jù)它的導(dǎo)入時間推算)制程，采用FinFET或者UT SOI等工藝，所以許多設(shè)備要重新進(jìn)行設(shè)計，至少硅片上的缺陷密度要減少兩個數(shù)量級。加上綠色產(chǎn)業(yè)的需要，無論是在設(shè)備的耗電量、耗水量、體積大小、重量等方面都要有大的改進(jìn)。
所以目前關(guān)于450mm設(shè)備的進(jìn)展除了EUV光刻機(jī)能吸引人們眼球之外，其他僅有測量設(shè)備等有些報道，也并不多見，相信各家廠商都在暗自發(fā)力。然而由于研發(fā)經(jīng)費(fèi)的不足，目前說450mm設(shè)備開發(fā)已經(jīng)具備條件是不客觀的，似乎各家廠商正在等待發(fā)令槍聲的到來。
臺積電450mm計劃資深總監(jiān)游秋山博士于去年提及了公司內(nèi)部對于18英寸晶圓設(shè)備設(shè)定的目標(biāo)，希望與12英寸設(shè)備相比，整體設(shè)備效率能于2018年提升1.1倍、2020年提升至1.8倍。此外，設(shè)備價格降低70%，尺寸縮小2/3，以及平均每片晶圓能維持與300mm設(shè)備相同的水電消耗量。
突破需共擔(dān)風(fēng)險
450mm硅片的進(jìn)程要看何時業(yè)界的第一條及第二條引導(dǎo)線(或者生產(chǎn)線)運(yùn)行之后，能夠?qū)崿F(xiàn)產(chǎn)業(yè)預(yù)期的芯片成本下降目標(biāo)。等到設(shè)備真要放量擴(kuò)產(chǎn)時，設(shè)備制造商與芯片制造商之間可能會依EUV的發(fā)展模式再次聯(lián)合起來。
原因十分簡單，全球共有不到10家客戶，要迅速實(shí)現(xiàn)突破，在缺乏經(jīng)費(fèi)的情形下，不下工夫是肯定不會成功的，所以一定要共擔(dān)風(fēng)險。另外與300mm硅片設(shè)備相比較，進(jìn)展也不可太快，萬一成本下降效果不是十分明顯的話，那些芯片制造商購買時就會很猶豫，導(dǎo)致最初的訂單數(shù)量不會太多。而設(shè)備是一定要經(jīng)過客戶的試用之后，累積經(jīng)驗(yàn)才能發(fā)現(xiàn)問題、予以改進(jìn)。兩者之間是魚水的關(guān)系，但是各有自己的經(jīng)濟(jì)利益考量。
因此，對于全球半導(dǎo)體業(yè)向450mm硅片過渡的前景還是客觀一些為好，事情可能會有波折，原因是半導(dǎo)體技術(shù)的先進(jìn)性、復(fù)雜性要求已很高，而設(shè)備業(yè)準(zhǔn)備并不很充分。
另據(jù)消息，英特爾近日確認(rèn)，位于美國俄勒岡州的Fab 1DX二期工程已經(jīng)破土動工，這也是全球第一座將會用來生產(chǎn)450mm大尺寸晶圓的工廠。
EUV光刻“好日子”即將到來?
EUV光刻已引起半導(dǎo)體業(yè)界的特別重視，有希望在2015年或者2016年相當(dāng)于在10nm制程時代導(dǎo)入。
EUV光刻技術(shù)相對來說還算是幸運(yùn)的，由于光源功率一再推遲，影響了進(jìn)程，促使英特爾、臺積電及三星紛紛解囊投資入股ASML，支持它的研發(fā)。
ASML于今年6月兼并了一家提供光源的公司Cymer，似乎已再無其他說辭，看來此次EUV光刻設(shè)備一定要成功。
解決光源功率和掩膜缺陷
EUV技術(shù)原本被寄希望于在65nm技術(shù)節(jié)點(diǎn)被采用，但是隨著浸液式光刻、雙重圖形等技術(shù)的不斷涌現(xiàn)，它嶄露頭角的日子被不斷推遲。甚至有人質(zhì)疑是否真的需要EUV?時至今日，在14nm甚至10nm制程步步緊逼的時候，是不是意味著EUV的“好日子”即將到來?
目前EUV技術(shù)的現(xiàn)狀仍存在兩個大問題，即EUV光源功率不夠以及光刻掩膜的缺陷問題。
相對于目前的投影式光學(xué)系統(tǒng)而言，EUV掩膜板將采用反射技術(shù)，而非透射技術(shù)。要使EUV順利進(jìn)入量產(chǎn)，無缺陷的掩膜是必不可少的，如何解決掩膜板表面多層抗反射膜的無缺陷問題成為關(guān)鍵。EUV掩膜板的制作一般是采用多層堆疊的Mo/Si薄膜，每一Mo層與Si層都必須足夠平滑，誤差容許范圍為一個原子大小。如果掩膜上存在大顆粒時，通常需要采用掩膜修正技術(shù)進(jìn)行處理。另外，掩膜版還涉及儲存、運(yùn)輸?shù)入y題。[!--empirenews.page--]
最新的數(shù)據(jù)要求認(rèn)為，最終EUV量產(chǎn)時缺陷密度的目標(biāo)可放松到0.01defects/cm2即可。但如今的EUV掩膜缺陷仍高達(dá)1defect/cm2，相差兩個數(shù)量級，可見任務(wù)還非常艱巨。
EUV光刻反射式掩膜技術(shù)的難點(diǎn)在于掩膜白板(blank)的制備，包括缺陷數(shù)的控制以及無缺陷多層膜的制備。根據(jù)掩膜圖形成型方法的不同，其制備方法主要分為：離子束直接刻蝕法、離子注入法、Liftoff法、吸收層干刻法。吸收層干刻法不僅在工藝上切實(shí)可行，而且有利于缺陷的檢測和修補(bǔ)，是最為理想的掩膜制作方法。
另外，制作出無瑕疵的掩膜坯(mask blank)則是另外一個EUV光刻技術(shù)走向成熟需要解決的主要問題。有分析說，經(jīng)過多年研究，業(yè)內(nèi)制作光掩膜襯底的瑕疵水平已經(jīng)達(dá)到每片24個瑕疵，這樣的瑕疵控制水平對于存儲器的制造來說已經(jīng)可以滿足要求，但是仍無法滿足制作邏輯芯片的要求。
到2013年，6反射鏡設(shè)計的EUV光刻系統(tǒng)的數(shù)值孔徑NA可從現(xiàn)有的0.25水平增加到0.32(通過增大鏡徑等手段)。如果再進(jìn)一步發(fā)展下去，通過8反射鏡設(shè)計并采用中心遮攔技術(shù)的EUV光刻系統(tǒng)的NA值則可達(dá)到0.7左右。
比如在掩膜板技術(shù)方面，業(yè)內(nèi)領(lǐng)先的掩膜坯提供商Hoya公司一直都在研究超低熱脹率的掩膜坯材料，這種掩膜坯并不采用傳統(tǒng)的石英襯底材料制作。
另外，由于所用的照明光能量很容易被材料吸收，因此多年來人們一般認(rèn)為EUV光刻適用的掩膜板很難通過加裝掩膜板的保護(hù)膜的方法來防止顆粒沾染。而目前已經(jīng)有研究人員在研制硅材質(zhì)的掩膜板保護(hù)膜方面取得了一些進(jìn)展。對于目前條件下EUV光刻系統(tǒng)用的掩膜板而言，平均使用25次就會沾染上一個污染物顆粒，因此需要通過特殊的清潔處理來保證掩膜板的清潔，而這種清潔處理則不僅增加了成本，而且還會影響到掩膜板的質(zhì)量。
有望在10nm制程導(dǎo)入
EUV光刻機(jī)制造商ASML在2013年展覽會的演講中表示，其第二代NXE 3300B的EUV光刻機(jī)已經(jīng)出貨9臺給芯片制造商。在2014年時NXE 3300B中的光源功率可以達(dá)到50W，相當(dāng)于43WPH水平。而100W光源可能要到2015年或者2016年實(shí)現(xiàn)，相當(dāng)于73WPH水平。至于何時出現(xiàn)250W EUV光源目前無法預(yù)測，除非100W光源開發(fā)成功，并有出彩的表現(xiàn)。不太相信未來光刻機(jī)能達(dá)到500W光源，雖然寫進(jìn)路線圖中是容易的，但是未來能否實(shí)現(xiàn)是個大問題。
只要實(shí)現(xiàn)73WPH，即可認(rèn)為EUV已達(dá)到量產(chǎn)水平，因?yàn)榕c多次曝光技術(shù)相比，其成本已然下降。在10nm節(jié)點(diǎn)以下，如果繼續(xù)釆用DP技術(shù)，則需要4倍甚至8倍圖形成像技術(shù)。
EUV光刻已引起半導(dǎo)體業(yè)界的特別重視，目前在英特爾等大佬的支持下經(jīng)費(fèi)也能保證，所以有希望在2015年或者2016年相當(dāng)于在10nm制程時導(dǎo)入。但是EUV光刻原理與傳統(tǒng)的光學(xué)光刻工藝不同，所以一旦導(dǎo)入，將會引起半導(dǎo)體制造業(yè)的“騷動”，它的磨合過程需要多久，尚不便預(yù)測。但是相信由此新一輪尺寸縮小的序幕將拉開，可能推動半導(dǎo)體業(yè)再次高增長。
TSV封裝帶來新游戲規(guī)則
各種TSV裝技術(shù)的成功量產(chǎn)商用，將會帶來一種新的游戲規(guī)則，封裝革命已是一種最好的超越對手的方式。
近期半導(dǎo)體業(yè)發(fā)展中有兩大趨勢即SoC系統(tǒng)級芯片及SiP系統(tǒng)級封裝。按邏輯思維，SoC是通過IC設(shè)計方法把多個芯片功能集成在一起，因此對于IC設(shè)計、驗(yàn)證及測試等都提出了新的挑戰(zhàn)，所以SoC比較適用于量大面廣的芯片，否則成本降不下來。SiP是利用封裝技術(shù)，實(shí)現(xiàn)多個芯片而且是異質(zhì)架構(gòu)產(chǎn)品的集成，由此SiP又可延伸為采用TSV的2.5D與3D封裝技術(shù)，十分類似于多層印制板電路產(chǎn)品。3D封裝的原理概念早已提出，然而涉及標(biāo)準(zhǔn)、產(chǎn)業(yè)分工等問題，產(chǎn)業(yè)化過程緩慢。如今業(yè)界對于3D封裝寄予厚望，認(rèn)為將掀起半導(dǎo)體業(yè)中超越摩爾定律的又一次革命。
封裝技術(shù)掀起革命
所謂2.5D是將多顆主動IC并排放到被動的硅中介層上，因?yàn)楣柚薪閷邮潜粍庸杵?，中間沒有晶體管，不存在TSV應(yīng)力以及散熱問題。通過多片F(xiàn)PGA的集成，容量可以做到很大，避開了新工藝大容量芯片的良率爬坡期，并因解決了多片F(xiàn)PGA的I/O互連問題而大幅降低了功耗。
3D是指把多層芯片采用微凸塊及硅通孔技術(shù)(TSV)堆疊在一起。微凸塊是一種新興技術(shù)，面臨非常多的挑戰(zhàn)。一是兩個硅片之間會有應(yīng)力，舉例來說兩個芯片本身的膨脹系數(shù)有可能不一樣，中間連接的微凸塊受到的壓力就很大，一個膨脹快，一個膨脹慢，會產(chǎn)生很大的應(yīng)力。二是在硅通孔時也會有應(yīng)力存在，會影響周圍晶體管的性能。三是熱管理的挑戰(zhàn)，如果兩個都是主動IC，散熱就成為很大的問題。所以行業(yè)需要解決上述三個重要挑戰(zhàn)，才能實(shí)現(xiàn)真正的3D封裝。
一般在晶圓制造CMOS結(jié)構(gòu)或者FEOL步驟之前完成硅通孔，通常稱作Via first。因?yàn)門SV的制作在fab的前道工藝即金屬互聯(lián)層之前進(jìn)行，此種方式在微處理器領(lǐng)域研究較多，可作為SoC的替代方案。
而將TSV放在封裝階段，通常稱之為Via last。這種方式的優(yōu)勢是可以不改變現(xiàn)在的IC制造流程和設(shè)計。采用Via last技術(shù)即在芯片的周邊進(jìn)行通孔，然后進(jìn)行芯片或者晶圓的多層堆疊。此種方式目前在存儲器封裝中盛行。
TSV通孔工藝需要幾何尺寸的測量，以及對于刻蝕間距和工藝可能帶來的各種缺陷檢測。通常TSV的孔徑在1~50微米，深度在10~150微米，縱寬比在3~5甚至更高。每個芯片上通孔大約在幾百乃至上千個。
目前能實(shí)現(xiàn)3D封裝的只是存儲器芯片，如東芝于2013年2月采用19nm空氣隔離技術(shù)生產(chǎn)出64GB與128GB的NAND閃存，并通過減薄至30微米，將16層芯片堆疊于一體，采用引線鍵合方法，作成容量達(dá)1024GB的薄型封裝。
三星也于2013年8月宣布開始量產(chǎn)128GB NAND 3D閃存。而意法半導(dǎo)體的MEMS也實(shí)現(xiàn)了3D封裝，因?yàn)樗媾R的發(fā)熱等問題小一些。
面臨三大難題
如果我們無法解決價格問題，那么TSV的發(fā)展道路將更加漫長。目前TSV在價格與成本之間仍然存在極大的挑戰(zhàn)，加上新技術(shù)的不確定性所隱含的風(fēng)險，以及實(shí)際的量產(chǎn)需求，形成了TSV技術(shù)所面臨的三大難題。
部分業(yè)界人士認(rèn)為，到2014年，智能手機(jī)用的移動應(yīng)用處理器可能會采用TSV技術(shù)，成為率先應(yīng)用TSV量產(chǎn)的產(chǎn)品。日本JEDEC正在擬訂一個支持TSV的Wide I/O存儲器界面的方案，其目標(biāo)是成為下一代采用層疊封裝(PoP)的低功耗DDR3連接的繼任技術(shù)。
市場調(diào)研機(jī)構(gòu)Yole Developpement稍早前發(fā)布了一份針對3D IC與硅通孔(TSV)的調(diào)查報告指出，2011年所有使用TSV封裝的3D IC或3D-WLCSP平臺(包括CMOS影像感測器、環(huán)境光感測器、[!--empirenews.page--]功率放大器、射頻和慣性MEMS元件)等產(chǎn)品產(chǎn)值約為27億美元，而到了2017年，產(chǎn)值可望增長到400億美元，占總半導(dǎo)體市場的9%。
因此，從目前掌握的情況看，要實(shí)現(xiàn)異質(zhì)架構(gòu)的、不同IC之間的真正3D封裝，至少還需要3~4年的時間。無論是2.5D還是3D，各種TSV封裝技術(shù)的成功量產(chǎn)商用，將會帶來一種新的游戲規(guī)則。在摩爾定律越來越難走、新的半導(dǎo)體工藝邁向1xnm越來越昂貴的今天，封裝革命已是一種最好的超越對手的方式。
450mm硅片、EUV光刻及TSV 2.5D與3D封裝三大關(guān)鍵技術(shù)本來互不相干，但是相互之間會有此消彼長的效果。目前究竟那項(xiàng)技術(shù)走在先，尚難說清。因?yàn)榘雽?dǎo)體業(yè)是一項(xiàng)規(guī)模產(chǎn)業(yè)，僅小批量生產(chǎn)也不行，價值要體現(xiàn)在銷售額中。
近時期半導(dǎo)體業(yè)的增長已趨緩，可能與尺寸縮小面臨極限等因素有關(guān)。相信當(dāng)三大技術(shù)獲得突破之際，將推動產(chǎn)業(yè)進(jìn)入又一輪的高增長。然而這三項(xiàng)技術(shù)由于難度都特別大，發(fā)展都不會一帆風(fēng)順，而在此過程中半導(dǎo)體產(chǎn)業(yè)將面臨產(chǎn)業(yè)結(jié)構(gòu)與發(fā)展模式等新一輪的重組與變革。
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