Synopsys助力意法半導(dǎo)體，Design Compiler技術(shù)加速ASIC設(shè)計(jì)

    電子設(shè)計(jì)自動(dòng)化(EDA)軟件工具領(lǐng)導(dǎo)廠商Synopsys日前宣布，意法半導(dǎo)體在其90nm和65nm的ASIC設(shè)計(jì)流程中，應(yīng)用Design Compiler拓樸繪圖技術(shù)，縮短了整個(gè)設(shè)計(jì)時(shí)間。意法半導(dǎo)體在其ASIC方法集中應(yīng)用Design Compiler拓樸繪圖技術(shù)，從而消除了設(shè)計(jì)的反復(fù)(Iteration)，實(shí)現(xiàn)了內(nèi)部設(shè)計(jì)團(tuán)隊(duì)和外部客戶整個(gè)設(shè)計(jì)環(huán)節(jié)工作的順暢。

    在ASIC模式下，設(shè)計(jì)能否按計(jì)劃完成，在很多程度上取決于設(shè)計(jì)收斂完成前，網(wǎng)表在客戶與ASIC供應(yīng)商間反復(fù)時(shí)間的縮短。Design Compiler中的拓樸繪圖技術(shù)可在真實(shí)物理實(shí)施之前，準(zhǔn)確預(yù)測(cè)最終的設(shè)計(jì)時(shí)序、功耗、可測(cè)性及分區(qū)，從而幫助前端設(shè)計(jì)人員完成布局的前期可視性。這樣，客戶和ASIC供應(yīng)商均可通過確認(rèn)綜合后所實(shí)現(xiàn)的網(wǎng)表，實(shí)現(xiàn)預(yù)期性能。

   意法半導(dǎo)體前端技術(shù)制造部中心CAD和設(shè)計(jì)解決方案集團(tuán)副總裁Philippe Magarshack表示：“拓樸繪圖技術(shù)幫助實(shí)現(xiàn)了RTL到GDSII路徑所急需的可預(yù)測(cè)性。前端設(shè)計(jì)師可以更早地識(shí)別并修復(fù)重要的設(shè)計(jì)問題，而無(wú)須象以前那樣等到完成布局后才發(fā)現(xiàn)問題。同樣，后端團(tuán)隊(duì)也可以得到更為完善的物理實(shí)施網(wǎng)單，從而更有效地實(shí)現(xiàn)預(yù)期性能。我們對(duì)拓樸繪圖技術(shù)在高級(jí)ASIC設(shè)計(jì)方面的成效非常滿意，已將其融合到90nm和65nm的ASIC設(shè)計(jì)流程中。由于內(nèi)部和外部的ASIC客戶在綜合過程中都要求加速設(shè)計(jì)流程，因此我們鼓勵(lì)他們都應(yīng)用這一技術(shù)?！?

    Design Compiler拓樸繪圖技術(shù)是一項(xiàng)創(chuàng)新的、經(jīng)過tapeout考驗(yàn)的綜合技術(shù)，可有效縮短設(shè)計(jì)時(shí)間。其利用Galaxy設(shè)計(jì)平臺(tái)的物理實(shí)施技術(shù)，實(shí)現(xiàn)了綜合過程中對(duì)布局后時(shí)序、可測(cè)性、分區(qū)等設(shè)計(jì)成效的預(yù)測(cè)。此外，拓樸繪圖技術(shù)還利用時(shí)鐘樹綜合技術(shù)，完成設(shè)計(jì)分區(qū)后功耗結(jié)果的估算，從而實(shí)現(xiàn)對(duì)RTL到GDSII路徑的高度可預(yù)測(cè)性。

    Synopsys部署部總經(jīng)理兼高級(jí)副總裁Antun Domic認(rèn)為，“目前，越來越多像意法半導(dǎo)體這樣的市場(chǎng)領(lǐng)先廠商已經(jīng)開始意識(shí)到，Synopsys公司提供的拓樸繪圖技術(shù)在幫助他們進(jìn)一步順暢設(shè)計(jì)流程，降低設(shè)計(jì)周期方面的價(jià)值。我們希望能拓展與意法半導(dǎo)體的合作，通過廣泛部署拓樸繪圖技術(shù)為其ASIC客戶提供更大的支持?！?/P>