臺積電制定20nm平面、16nmFinFET和2.5D發(fā)展藍圖

臺積電在10月16日的年度大會中，宣布制訂了20nm平面、16nmFinFET和2.5D發(fā)展藍圖。臺積電也將使用ARM的第一款64位元處理器V8來測試16nmFinFET制程，并可望在未來一年內推出首款測試晶片。

臺積電與其合作伙伴們表示，用于20nm和16nmFinFET的雙重圖形技術對晶片設計人員帶來了極大挑戰(zhàn)。臺積電的發(fā)展藍圖大致與競爭對手Globalfoundries類似，都希望能在明年啟動20nm制程，2014開始14nmFinFET制程。

臺積電的目標提前在2013年11月展開16nmFinFET制程。

一家類比IP供應商表示，該公司首個20nm設計的模組尺寸太大，讓客戶感到失望。因此，他們不得不重新設計包括USB模在內的IP──這讓他們多花了一年時間──用于處理雙重圖形，同時將面積減少了25%~30%。

重新設計USB是必要步驟，因為20nm制程僅支援1.8V的電晶體。而USB必須支援5V和3.3V操作電壓。

EDA產業(yè)的高層表示，現在要比較臺積電的16nmFinFET與Globalfoundries等競爭對手有何異同還言之過早。雖然已經有一些早期測試架構出現，但代工廠們才剛剛針對其FinFET制程發(fā)布早期設計規(guī)則手冊。

TSMC的16nmFinFET制程在后端部份大致與其20nmhigh-K金屬閘極SoC制程相同，臺積電研發(fā)副總經理侯永清(CliffHou)對《EETimes》表示。其他公司也預期將采用類似做法，即混合14nm和16nmFinFET架構與其后端的20nm和22nm制程。

透過將14nm和16nmFinFET架構與20nm和22nm的后端制程「嫁接」，代工廠的每個技術節(jié)點便可望避免復雜和昂貴的三倍或四倍圖案微影需求。

Cadence公司針對目標代工廠的自動產生客制設計流程的方式預期將能像電晶體般地處理FinFET。但盡管如此，仍有部份設計師，特別是從事類比和混合訊號模組設計如USB??等的設計師，預計都得為了FinFET重新設計其核心。

臺積電的目標是明年1月推出16nm制程的晶片設計套件，并在1月底以前發(fā)布首個功能IP模組，如標準單元和SRAM模組等。該公司自2013年11月起將展開所謂的16nm「風險生產」。在開始生產過后的4~5季后便會開始投產。

FinFET制程與20nm制程一樣，都有相同的漏電流特點。但前者可提供高達35%的性能提升，而且相較于20nm制程，總功耗可降低多達35%，侯永清表示。