EDA廠商Cadence助Renesas加速實現(xiàn)周期降低成本

近日，Cadence設(shè)計系統(tǒng)公司宣布Renesas微系統(tǒng)有限公司已采用Cadence Encounter RTL Compiler用于綜合實現(xiàn)，尤其是將復雜ASIC設(shè)計的芯片利用率提高了15%，面積減少了8.4%，加速了實現(xiàn)周期并降低了成本。

Renesas微系統(tǒng)公司SoC開發(fā)事業(yè)部首席專家Kazuyuki Irie 說：“Renesas一直以來都在與Cadence密切合作，共同開發(fā)最佳的網(wǎng)表分析流程，以夠在早期就發(fā)現(xiàn)設(shè)計中潛在的結(jié)構(gòu)性問題和缺陷。Encounter RTL Compiler解決了長久以來我們一直在糾結(jié)的問題。 在我們以前的流程中，每次我們分析和解決擁塞熱點和可布通率問題時，我們都會需要額外的布局布線周期。Cadence的實現(xiàn)技術(shù)為我們提供了更快速、更高效的芯片生產(chǎn)方式。”

在目前的ASIC設(shè)計開發(fā)中，對具有超大范圍、高速、復雜設(shè)計的需求越來越高，Renesas一直關(guān)注于ASIC設(shè)計的高密度布局、高速和縮短實現(xiàn)周期。過去，在完成布局和布線階段之后，對公司的工程師來說再去解決那些嚴重的布通率變得非常困難，從而導致更長的實現(xiàn)周期;如果工程師發(fā)現(xiàn)了布線的擁塞熱點，他們將被迫重新運行布局和布線工具，以幫助實現(xiàn)最大利用率、調(diào)整布局擁塞、空間規(guī)劃和電路優(yōu)化。

Encounter RTL Compiler具有在流程早期實現(xiàn)一個網(wǎng)表的結(jié)構(gòu)性分析環(huán)境的獨特能力。 這使Renesas工程師能夠在執(zhí)行布局和布線之前在其設(shè)計中發(fā)現(xiàn)有結(jié)構(gòu)性問題。 通過采用該方法，他們減少了實現(xiàn)周期并簡化了熱點擁塞，使其能夠進一步提高利用率并減小芯片尺寸。

在Renesas已經(jīng)生產(chǎn)了多個ASIC芯片中(最小可達28納米)，與公司以前采用的方法相比，其總體利用率提高了近15%。 通過利用Encounter RTL Compiler，Renesas成功在一個較短的周期內(nèi)完成了多個復雜的ASIC設(shè)計，同時減少了芯片尺寸。

“與許多其他技術(shù)公司一樣，Renesas 微系統(tǒng)希望獲得上市時間和成本上的優(yōu)勢。 作為Cadence RTL至簽核流程中的關(guān)鍵技術(shù)，RTL Compiler提供了獨特功能，可以加快產(chǎn)品的上市時間，同時滿足目前嚴格的芯片尺寸要求。”Cadence芯片實現(xiàn)事業(yè)部研發(fā)高級副總裁 Chi-Ping Hsu 博士表示。