中芯國際運用Cadence工具改善數(shù)位設計流程

益華電腦(Cadence Design Systems)與中國晶圓代工業(yè)者中芯國際(SMIC)共同宣布，中芯國際已采用 Cadence 數(shù)位工具設計流程，能夠適用于最新的SMIC Reference Flow 5.1，一款為低功耗設計的完善 RTL-GDSII 數(shù)位設計流程。

Cadence設計流程結合先進功能，可幫助彼此的客戶改善40nm晶片設計的功耗、效能與面積。這個設計流程中運用的Cadence工具有RTL Compiler、Encounter Digital Implementation System、Encounter Conformal Low Power;Cadence QRC Extraction; Tempus Timing Signoff Solution、Encounter Power System、Physical Verification System與Cadence CMP Predictor。

中芯國際的全新Reference Flow 5.1支援Cadence時脈同步最佳化(Clock Concurrent Optimization，CCOpt)技術，這是Cadence Encounter 數(shù)位設計實現(xiàn)系統(tǒng)(Digital Implementation System)的關鍵功能。這個設計流程顯示，與傳統(tǒng)的時脈樹合成(clock tree synthesis)相比，CCOpt能夠在中芯國際40nm制程上，改善功耗達14%、縮減面積達11%、提升效能達4%。

其他優(yōu)勢還包括支援：Cadence階層式低功耗數(shù)位設計流程，融合了最新版的流行功率格式CPF 2.0;Cadence實體驗證系統(tǒng)(Physical Verification System，PVS)，包含中芯國際第一個適用于Cadence PVS的線上40nm DRC/LVS驗證規(guī)則文件，以及中芯國際第一個40nm Dummy Fill規(guī)則文件;GigaOpt技術，提供RTL-to-GDSII核心最佳化。