臺積電在本周二(10月16日)的年度大會中，宣布制訂了20nm平面、16nm FinFET和2.5D發(fā)展藍圖。臺積電也將使用ARM的第一款64位元處理器V8來測試16nm FinFET制程，并可望在未來一年內(nèi)推出首款測試晶片。
臺積電與其合作伙伴們表示，用于20nm和16nm FinFET的雙重圖形技術(shù)對晶片設(shè)計人員帶來了極大挑戰(zhàn)。臺積電的發(fā)展藍圖大致與競爭對手Globalfoundries 類似，都希望能在明年啟動20nm制程，2014開始14nm FinFET制程。
臺積電的目標(biāo)提前在2013年11月展開16nm FinFET制程。
一家類比IP供應(yīng)商表示，該公司首個20nm 設(shè)計的模組尺寸太大，讓客戶感到失望。因此，他們不得不重新設(shè)計包括USB模在內(nèi)的IP──這讓他們多花了一年時間──用于處理雙重圖形，同時將面積減少了25%~30%。
重新設(shè)計USB是必要步驟，因為20nm制程僅支援1.8V的電晶體。而USB必須支援5V和3.3V操作電壓。
EDA產(chǎn)業(yè)的高層表示，現(xiàn)在要比較臺積電的16nm FinFET與Globalfoundries 等競爭對手有何異同還言之過早。雖然已經(jīng)有一些早期測試架構(gòu)出現(xiàn)，但代工廠們才剛剛針對其FinFET 制程發(fā)布早期設(shè)計規(guī)則手冊。
TSMC的16nm FinFET制程在后端部份大致與其20nm high-K金屬閘極SoC 制程相同，臺積電研發(fā)副總經(jīng)理侯永清(Cliff Hou)對《EE Times》表示。其他公司也預(yù)期將采用類似做法，即混合14nm 和16nm FinFET 架構(gòu)與其后端的20nm 和22nm 制程。
透過將14nm 和16nm FinFET架構(gòu)與20nm和22nm的后端制程「嫁接」，代工廠的每個技術(shù)節(jié)點便可望避免復(fù)雜和昂貴的三倍或四倍圖案微影需求。
Cadence公司針對目標(biāo)代工廠的自動產(chǎn)生客制設(shè)計流程的方式預(yù)期將能像電晶體般地處理FinFET。但盡管如此，仍有部份設(shè)計師，特別是從事類比和混合訊號模組設(shè)計如USB??等的設(shè)計師，預(yù)計都得為了FinFET重新設(shè)計其核心。
臺積電的目標(biāo)是明年1月推出16nm 制程的晶片設(shè)計套件，并在1月底以前發(fā)布首個功能IP模組，如標(biāo)準(zhǔn)單元和SRAM模組等。該公司自2013年11月起將展開所謂的16nm「風(fēng)險生產(chǎn)」。在開始生產(chǎn)過后的4~5季后便會開始投產(chǎn)。
FinFET制程與20nm制程一樣，都有相同的漏電流特點。但前者可提供高達35%的性能提升，而且相較于20nm制程，總功耗可降低多達35%，侯永清表示。
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