新思科技數(shù)字與定制設(shè)計(jì)平臺通過TSMC 5nm EUV工藝技術(shù)認(rèn)證，加快下一代設(shè)計(jì)發(fā)展

此項(xiàng)認(rèn)證為先進(jìn)客戶設(shè)計(jì)提供了經(jīng)過驗(yàn)證的、可隨時(shí)投產(chǎn)的流程

重點(diǎn)：

·IC Compiler II和Design Compiler Graphical提供了統(tǒng)一流程，實(shí)現(xiàn)最低功耗、最佳性能和最優(yōu)面積。

·StarRC、PrimeTime和PrimeTime PX支持全流程設(shè)計(jì)實(shí)現(xiàn)并提供時(shí)序和功耗分析的signoff支持。

·具有先進(jìn)仿真解決方案的新思科技定制設(shè)計(jì)平臺支持最新5nm設(shè)計(jì)規(guī)則和FinFET器件模型。

新思科技(Synopsys, Inc.)宣布，新思科技數(shù)字和定制設(shè)計(jì)平臺通過了TSMC最先進(jìn)的5nm EUV工藝技術(shù)認(rèn)證。該認(rèn)證是多年廣泛合作的結(jié)果，旨在提供更優(yōu)化的設(shè)計(jì)解決方案，加快下一代設(shè)計(jì)的發(fā)展進(jìn)程。

Design Compiler® Graphical綜合工具經(jīng)過了嚴(yán)格的5nm啟用驗(yàn)證，并證明了與IC Compiler™ II布局布線工具在時(shí)序、面積、功耗和布線擁塞方面的相關(guān)一致性。Design Compiler Graphical 5nm創(chuàng)新技術(shù)可以實(shí)現(xiàn)最佳性能、最低功耗和最優(yōu)面積，這些新技術(shù)包括過孔支柱優(yōu)化、多位庫和引腳接入優(yōu)化。

IC Compiler II的增強(qiáng)功能是滿足設(shè)計(jì)密度要求的關(guān)鍵。在優(yōu)化過程中可內(nèi)在地處理復(fù)雜的、多變量以及二維的單元布局，同時(shí)最大限度提高下游可布線性以及整體的設(shè)計(jì)收斂。

新思科技PrimeTime®時(shí)序分析和signoff解決方案中的POCV分析已得到增強(qiáng)，能夠準(zhǔn)確地捕獲由于工藝縮放和通常用于實(shí)現(xiàn)能源效率而采用的低電壓操作導(dǎo)致的非線性變化。此外，PrimeTime物理感知ECO已擴(kuò)展到能夠支持更復(fù)雜的版圖規(guī)則，以改善擁塞、布局和引腳接入感知。

TSMC設(shè)計(jì)基礎(chǔ)設(shè)施市場部資深總監(jiān)Suk Lee表示，“5nm EUV技術(shù)是TSMC的核心里程碑，在提供業(yè)界最佳的工藝技術(shù)方面繼續(xù)擴(kuò)大了我們在更廣泛行業(yè)中的領(lǐng)先地位。我們一直保持與新思科技的密切合作，簡化設(shè)計(jì)流程并縮短上市時(shí)間，以幫助我們的共同用戶在這一新的工藝節(jié)點(diǎn)上使用新思科技設(shè)計(jì)平臺。此次合作最大程度地使該工藝在高性能計(jì)算和超低功耗移動應(yīng)用上得以發(fā)揮優(yōu)勢。我們期待為下一代工藝節(jié)點(diǎn)繼續(xù)合作。”

新思科技芯片設(shè)計(jì)事業(yè)部營銷與商務(wù)開發(fā)副總裁Michael Jackson表示，“我們始終保持與TSMC廣泛合作，幫助我們的共同用戶在新思科技設(shè)計(jì)平臺上充分利用TSMC 5nm工藝技術(shù)的優(yōu)勢，從而加快世界領(lǐng)先的高密度芯片從設(shè)計(jì)到生產(chǎn)的過程，實(shí)現(xiàn)最低功耗、最佳性能和最優(yōu)面積。”

新思科技設(shè)計(jì)平臺相關(guān)技術(shù)文件、庫和寄生參數(shù)數(shù)據(jù)可以從TSMC獲得，并用于5nm工藝技術(shù)。通過TSMC 5nm FinFET工藝認(rèn)證的新思科技設(shè)計(jì)平臺的關(guān)鍵工具和功能包括：

lIC Compiler II布局和布線：全自動、全著色布線和提取支持，新一代布局及布局合法化技術(shù)能夠進(jìn)一步減少單元占用空間，以及面向高設(shè)計(jì)利用率的先進(jìn)布局合法化技術(shù)和引腳接入建模。

lPrimeTime時(shí)序signoff：針對低電壓和增強(qiáng)型ECO技術(shù)的先進(jìn)片上變異建模，支持新的物理設(shè)計(jì)規(guī)則。

lPrimeTime PX功耗分析：先進(jìn)的功耗建模，可準(zhǔn)確分析超高密度標(biāo)準(zhǔn)單元設(shè)計(jì)的漏電影響。

lStarRC提取signoff：先進(jìn)的建模以處理5nm器件的復(fù)雜性，以及一套通用技術(shù)文件用于保證從邏輯綜合到布局布線到signoff的寄生參數(shù)提取一致性。

lIC Validator物理signoff：原生開發(fā)的合格DRC、LVS和金屬填充運(yùn)行集，與TSMC設(shè)計(jì)規(guī)則同時(shí)發(fā)布。

lHSPICE®、CustomSim™和FineSim®仿真解決方案：支持Monte Carlo的FinFET器件建模，以及精確的電路仿真結(jié)果，用于模擬、邏輯、高頻和SRAM設(shè)計(jì)。

lCustomSim可靠性分析：針對5nm EM規(guī)則的精確動態(tài)晶體管級IR/EM分析。

lCustom Compiler™定制設(shè)計(jì)：支持全新5nm設(shè)計(jì)規(guī)則、著色流程、多晶硅通道區(qū)域以及新的MEOL連接要求。

lNanoTime定制設(shè)計(jì)時(shí)序分析：針對5nm器件的運(yùn)行時(shí)間和內(nèi)存優(yōu)化，F(xiàn)inFET堆的POCV分析，以及面向定制邏輯、宏單元和嵌入式SRAM的增強(qiáng)型信號完整性分析。

lESP-CV定制設(shè)計(jì)功能驗(yàn)證：面向SRAM、宏單元和庫單元設(shè)計(jì)的晶體管級符號等價(jià)性檢查。