65納米IC設(shè)計中信號完整性分析的挑戰(zhàn)與對策

    從確切意義來講，信號完整性(SI)有助于確保信號在分配的時間之內(nèi)以正確的邏輯值可靠地傳輸?shù)郊榷康牡?。過去幾年中，由于IC設(shè)計從130納米發(fā)展到90納米再到65納米，SI問題變得日益復(fù)雜，如今，SI分析已需要從三個截然不同的方向進行：IR壓降分析、功能噪聲分析，以及噪聲對時序影響的分析。

    由于主流分析及實現(xiàn)工具均已開始集成SI功能，很容易讓人誤以為SI問題已得到解決，但其實不然。事實上，必須對現(xiàn)有SI分析技術(shù)作出重大改進，以減少錯誤。此外，近年來對低功率設(shè)計的側(cè)重，以及工藝技術(shù)向45納米的發(fā)展，都催生了更多的亟待解決的SI分析問題。從長遠來看，我們必須以與目前截然不同的方式去考慮SI分析。

    低功率設(shè)計帶來的SI新挑戰(zhàn)

    業(yè)界在向65納米節(jié)點變遷過程中，迫切需要低功率設(shè)計，但隨之而來的是新的SI挑戰(zhàn)，如圖1所示。究其原因，首先可歸結(jié)于低功率設(shè)計一般都采用多種電壓，可能導(dǎo)致不同電壓信號之間產(chǎn)生耦合。較之相同電壓信號之間的耦合，從較高電壓向較低電壓的耦合要強得多。多電源電壓(Vdd)設(shè)計還需要使用電平轉(zhuǎn)換器。由于電路的復(fù)雜性，要驗證電平轉(zhuǎn)換器不受噪聲問題的影響更加困難。

    此外，低功率設(shè)計使用了多閾值電壓值(Vt)門電路。高Vt的器件往往具有更高的保持阻抗，從而更易受串擾的影響。另一方面，Vt較低器件作為干擾傳遞者情形更糟糕，因為它們的轉(zhuǎn)換速度較快。而且，它們在輸入端還往往對波形影響更敏感。

    圖2所示為65納米工藝Spice仿真結(jié)果的一個典型例子。第一部分圖2a顯示的是受干擾者(victim)驅(qū)動器門電路Vt為低、中、高時，產(chǎn)生的噪聲波形。顯然，作為被干擾者，高Vt器件是最差的單元，產(chǎn)生的串擾噪聲最大。低Vt器件產(chǎn)生的噪聲最小，中Vt器件介于二者之間。

    第二部分圖2b顯示，在低、中、高Vt器件的輸入端分別加上相同的輸入噪聲時，低Vt器件由于驅(qū)動力高得多，傳播的噪聲也最大，而高Vt器件傳輸?shù)脑肼曌钚　？傮w而言，這表明低功率設(shè)計中，需要謹慎處理時序、功率和噪聲的權(quán)衡取舍問題。

    低功率設(shè)計的另一個要素，是為了節(jié)省電力消耗，需要對芯片不同部分進行導(dǎo)通和關(guān)斷。導(dǎo)通和關(guān)斷過程在電源軌中產(chǎn)生瞬態(tài)效應(yīng)，這可能對電路中仍在工作的其它部分造成影響。

    動態(tài)電壓和頻率調(diào)整(DVFS)是一種旨在降低功耗、延長電池壽命的技術(shù)。利用這種技術(shù)，設(shè)計人員能夠在芯片運行的同時動態(tài)地為不同模塊設(shè)置不同的電壓或不同的頻率。當采用DVFS技術(shù)時，設(shè)計人員需要針對每個模塊所允許的電壓和頻率的所有可能組合，對芯片性能進行驗證，這大大增加了電氣分析的復(fù)雜性和時間要求。而使用傳統(tǒng)分析解決方案的另一項考慮因素，是每一個電壓點都需要不同的庫。

圖1：低功率領(lǐng)域的信號完整性分析

圖2a：高Vt器件產(chǎn)生較大噪聲，b：低Vt器件傳播噪聲最大

    65納米SI分析挑戰(zhàn)

    在向65納米工藝變遷過程中，除了低功率設(shè)計方面的考慮，其它的一些SI問題也開始涌現(xiàn)。Vt和Vdd間的差距隨電壓調(diào)整在不斷減小。由于(Vdd-Vt)²對性能的影響重大，故電壓變化對門電路的延遲和抗擾性有著顯著的影響。

    電壓變化也以非線性的方式影響延遲和波形。對門電路性能造成顯著影響的還有溫度。在高密度芯片中，芯片上的溫度變化可達50攝氏度。這種變化對門電路的性能和信號的保真度產(chǎn)生負面影響。

圖3顯示了65納米工藝中串擾毛刺(crosstalk glitch)傳播如何受Vdd變化的影響。

圖3a：Vdd變化對毛刺傳播的影響，b：工藝變化對毛刺傳播的影響    目前，設(shè)計人員是采用芯片變異(OCV)因數(shù)來計算Vdd變化和芯片上的溫度變化。然而，在65納米及更小節(jié)點時，由于這種變量加大，OCV因數(shù)及其相關(guān)保護間隔(guard banding)極可能非常大，這時，需要一種能夠提供電壓和溫度處理特定實例的新方案。

    盡管一直以來大量注意力都放在工藝變異(process variations)及其對純時序的影響上面，但實際上，工藝變異對芯片上所有信號的保真度都有影響。圖3顯示了輸入噪聲波形完全相同時，通過低Vt器件傳播的噪聲是如何作為閾值電壓的函數(shù)隨閾值電壓值從一端移動到另一端而變化的。顯然，所有信號的保真度和完整性必須在這些工藝變異的環(huán)境中進行分析。

    此外，軟錯誤也開始成為65納米工藝芯片中影響保真度的越來越重要的原因。它們是由封裝材料(例如鉛)中的粒子或放射性雜質(zhì)引起的。一遇沖擊，這些粒子可能往芯片中注入大量電荷，使存儲在芯片中的邏輯值發(fā)生暫時改變。在非存儲器部件中，軟錯誤不會引起什么問題。但隨著存儲器件密度的提高和電源電壓的下降，軟錯誤的發(fā)生幾率在增加。

    減輕悲觀情緒，探尋解決之道

    若所有這些新的障礙都存在，我們應(yīng)該如何改進現(xiàn)有SI分析技術(shù)，以應(yīng)對65及45納米設(shè)計挑戰(zhàn)？一個好的開端，就是減輕對工藝技術(shù)預(yù)設(shè)的悲觀情緒。例如，盡管對利用現(xiàn)有技術(shù)進行功能性噪聲分析的評估尚不算過分悲觀，但在計算噪聲對時序影響時卻太過悲觀。

    一般而言，分析工具都確立了一種假設(shè)，即設(shè)計的全部路徑中皆存在最壞情況。它們分析設(shè)計路徑中每一個網(wǎng)格可能被相鄰網(wǎng)格最嚴重干擾的情況。當然，在大多數(shù)電路的工作情形中，最壞的情況實際上不會發(fā)生。較高級別的算法考慮和門級邏輯約束可以防止許多干擾源聚集在一起相互交換的情形發(fā)生。 

    減輕設(shè)計人員在SI分析中的悲觀情緒的方法之一，是在任何可能的地方都要考慮到邏輯關(guān)系，這樣一來，那些明顯不能聚集在一起交換的信號就不被視為同時干擾者。另一個方法是利用隨機分析技術(shù)來模擬較為實際的環(huán)境而非絕對的最壞情況。盡管這種方法本身存在風(fēng)險，對建立(setup)分析仍不失為相當安全。 [!--empirenews.page--]

    還有一種減輕SI分析悲觀情緒的方法，即采用更實際的模型來計算串擾引起的延遲變化。考慮到某一特定噪聲對路徑的總體影響而不單單是對出現(xiàn)串擾的網(wǎng)格的影響，這一點十分重要。這種基于路徑的對準(path-based alignment)方法通過產(chǎn)生最壞情況下的路徑(而非網(wǎng)格)延遲變化，可顯著降低悲觀情緒。

    在分析IR壓降的影響時，分析工具考慮的也是最壞情況。當執(zhí)行噪聲分析或時序分析時，采用動態(tài)IR壓降分析，并考慮到IR壓降事件和噪聲事件之間的暫時關(guān)系，可有助于利用唯一的實際IR壓降值來減低悲觀情緒。

    傳統(tǒng)上，我們利用靜態(tài)時序來提取電氣行為。靜態(tài)時序把電氣行為轉(zhuǎn)換為一組可為設(shè)計人員所用的簡單數(shù)字，比如到達時間和寬裕時間(slack)。此外，基本的分析基礎(chǔ)架構(gòu)也采用非常簡單的電氣模型。

    當串擾問題變得嚴重時，分析工具需要改變它們的計算模型，增加一些靜態(tài)時序分析量，比如Delta延遲，以此獲得更接近真實的電氣行為。雖然這使得靜態(tài)時序分析層級上的表征相當抽象，但基本的計算程序必須盡量模擬真實波形。隨著設(shè)計發(fā)展到納米級，主要的基礎(chǔ)架構(gòu)和計算模型將需要保有更多的電氣信息，并通常需要在波形級執(zhí)行更多類模擬的計算。

    對于基于路徑的對準和動態(tài)電壓波形等新方法的需求正是這種趨勢的實例。雖然最終結(jié)果極可能仍然是以數(shù)字術(shù)語的形式出現(xiàn)，但計算方法將從抽象模型向電氣精確度更高的模型轉(zhuǎn)變。設(shè)計人員將能夠根據(jù)被分析的電路部分的重要程度來采用不同級別的精度。例如，對一組關(guān)鍵路徑，我們可以依靠全部Spice級仿真來確定。這種仿真方法已被用于高性能芯片的時鐘樹設(shè)計。

    重新定義信號完整性

    倘若上述所有因素都存在，我們就需要對信號完整性的概念進行重新定義。我們必須考慮到影響信號保真度的所有事件，并開發(fā)出能夠在電路中傳播真實波形的技術(shù)。大多數(shù)SI影響可被認為是影響在電路中移動的“虛擬”波形的事件。目前單獨執(zhí)行的檢查中，有大多數(shù)都可改為檢查這些波形即可。

    目前的噪聲、時序和功率分析的基礎(chǔ)架構(gòu)通常都是彼此分開的。盡管這些工具都各自執(zhí)行自己的設(shè)計圖表遍歷(traversal)，但它們之間仍然存在明顯的相互作用。不過，由于是分別單獨遍歷，這些工具產(chǎn)生的設(shè)計圖表信息可能不一致。而基于單一設(shè)計視圖的分析系統(tǒng)可以解決這一問題，因為它提供的時序、功率和噪聲視圖是一致的。

    類似的，目前常用的一種方法是利用單獨的計算程序來執(zhí)行噪聲和時序的計算，這致使每一個計算程序所看到的電氣視圖都不盡相同。如果采用一致且單一的電氣視圖，將有助于確保計算按前后一致的方式得以完成。雖然迄今這尚非燃眉之急，但在計算電氣性能有關(guān)參數(shù)變化處理的敏感度時，它將變得日益重要。

    敏感度計算比計算基本電氣量的計算要棘手得多。基本分量(比如噪聲和延遲)電氣計算中很小的矛盾將在其衍生計算中表現(xiàn)為極大的矛盾。換言之，現(xiàn)在的小麻煩將變?yōu)槊魅盏脑O(shè)計障礙。

    當前電氣分析方法遺漏的一個關(guān)鍵因素是性能和功率的權(quán)衡方法。這一點在存在工藝變異時尤為重要?！霸O(shè)計窗口”由性能和功率定義，但二者背道而馳。

    總的來說，高性能部件往往泄漏較高，耗能也較大，而具有低泄漏和功率標記(signature)的部件一般性能都較低?？紤]到設(shè)計對工藝參數(shù)的敏感性，分析工具必需能夠提供一種以內(nèi)部關(guān)聯(lián)的方式評估實際范圍和功率及性能分布的方法。盡管存在這么多困難，有一點卻很清楚，即我們已開始向真正的信號完整性發(fā)展。盡管長路漫漫，挑戰(zhàn)不斷，但把握SI分析技術(shù)的發(fā)展歷程，將能夠推動向65納米、45納米以及更先進工藝的變遷。