安森美半導(dǎo)體新一代外圍組件快速互連(PCIe)方案可優(yōu)化服務(wù)器時(shí)鐘應(yīng)用

 網(wǎng)絡(luò)/無線/云計(jì)算、數(shù)字消費(fèi)、自動(dòng)測(cè)試設(shè)備(ATE)/工業(yè)等應(yīng)用市場(chǎng)的不斷發(fā)展令時(shí)鐘技術(shù)在性能和靈活性的結(jié)合越趨重要，而且越來越多的應(yīng)用要求實(shí)時(shí)時(shí)鐘在寬溫度范圍內(nèi)有極高的計(jì)時(shí)精度。安森美半導(dǎo)體(ON Semiconductor)為滿足市場(chǎng)對(duì)更高時(shí)鐘精度的需求，不斷開發(fā)和拓展完整時(shí)鐘解決方案，降低時(shí)間抖動(dòng)和相位噪聲，同時(shí)使系統(tǒng)設(shè)計(jì)更加簡(jiǎn)單易行。

不同應(yīng)用市場(chǎng)對(duì)時(shí)鐘方案的需求

不同應(yīng)用市場(chǎng)對(duì)時(shí)鐘方案的需求各有特點(diǎn)。例如，網(wǎng)絡(luò)、無線和云計(jì)算領(lǐng)域需要低于1ps的抖動(dòng)及低相位噪聲，采用晶體振蕩器(XO)或壓控晶體振蕩器(VCXO)，并且在網(wǎng)絡(luò)/無線基站時(shí)鐘中集成更高的靈活性及更多的功能。數(shù)字消費(fèi)領(lǐng)域則需要具有專用時(shí)鐘合成、壓控晶體振蕩器、可編程能力(系統(tǒng)設(shè)計(jì)靈活性)、多PLL可配置頻率、擴(kuò)頻有源降低電磁干擾(EMI)，以及快速提供樣品和上市，還需要降低成本。ATE和工業(yè)領(lǐng)域需要高速精密時(shí)鐘及數(shù)據(jù)管理器件。

PCIe接口的應(yīng)用優(yōu)勢(shì)及行業(yè)普及趨勢(shì)

作為一種重要的總線接口技術(shù)，外圍組件快速互連(PCIe)具有很多優(yōu)勢(shì)，如在帶寬、模塊化及多內(nèi)核器件方面提供更高性能，采用標(biāo)準(zhǔn)獨(dú)特連接時(shí)可以優(yōu)化成本及可靠性等。在PCIe應(yīng)用漸趨普及的今天，越來越多的存儲(chǔ)設(shè)備已經(jīng)開始從SATA接口轉(zhuǎn)向PCIe，固態(tài)硬盤(SSD)存儲(chǔ)器也開始轉(zhuǎn)向PCIe;NEC家庭網(wǎng)關(guān)(HGW)自2010年開始使用PCIe;某些機(jī)頂盒芯片組(消費(fèi)類)參考設(shè)計(jì)在2010年加入PCIe接口;不同架構(gòu)的數(shù)據(jù)中心在大幅增加高速PCIe的使用方面發(fā)揮了關(guān)鍵作用。我們看到，PCIe在PC/圖形/工作站、服務(wù)器和存儲(chǔ)、數(shù)據(jù)通信、嵌入式/企業(yè)、消費(fèi)、SSD存儲(chǔ)等行業(yè)日漸普及。

正是為了配合時(shí)鐘市場(chǎng)及時(shí)鐘生成技術(shù)的應(yīng)用趨勢(shì)，安森美半導(dǎo)體憑借先進(jìn)的半導(dǎo)體工藝和模擬技術(shù)專長(zhǎng)，提供完整的時(shí)鐘方案(圖1)。這些產(chǎn)品可以在系統(tǒng)中提供猶如心臟有規(guī)律跳動(dòng)的準(zhǔn)確頻率，在實(shí)現(xiàn)更高性能的同時(shí)簡(jiǎn)化系統(tǒng)復(fù)雜度，實(shí)現(xiàn)精確的系統(tǒng)同步。

安森美半導(dǎo)體用于服務(wù)器系統(tǒng)的PCIe時(shí)序產(chǎn)品和方案

以服務(wù)器技術(shù)的變遷為例，首先可以看到其三個(gè)變化方向：關(guān)鍵任務(wù)/數(shù)據(jù)分析(大數(shù)據(jù))、企業(yè)和超大規(guī)模。其次，企業(yè)服務(wù)器市場(chǎng)將繼續(xù)繁榮發(fā)展，用于低交易量、高計(jì)算工作負(fù)荷的服務(wù)器市場(chǎng)不斷擴(kuò)大，并逐步采用內(nèi)部部署(On-premise) 、云計(jì)算、虛擬化、數(shù)據(jù)庫等。第三，網(wǎng)絡(luò)級(jí)數(shù)據(jù)中心演進(jìn)帶來了新商機(jī)，高交易量、低計(jì)算工作負(fù)荷不斷增加;Web 2.0數(shù)據(jù)中心、視頻傳送、用戶鑒別持續(xù)得到采用。安森美半導(dǎo)體用于服務(wù)器系統(tǒng)的時(shí)序產(chǎn)品如圖2所示。

安森美半導(dǎo)體PCIe時(shí)鐘方案具有一些共同特性和優(yōu)勢(shì)，包括帶單路、雙路及四路輸出的PCIe時(shí)鐘合成器;帶1:6、1:8、1:10及1:21扇出的PCIe緩沖器;提供用于1、2、6、8、10及21通道應(yīng)用的方案;具有超低歪曲率(skew) ;傳播延遲變化小(多達(dá)21路輸出);抖動(dòng)符合PCIe第1代、第2代及第3代規(guī)范;直接器件接口省去外部端子元件，減少物料單(BOM) 。

1) NB3N3002

NB3N3002是一款3.3 V晶體至單高速電流驅(qū)動(dòng)邏輯(HCSL) 合成器，特性包括：頻率25 MHz、100 MHz、125 MHz和200 MHz;HCSL差分輸出;支持PCI-Express和以太網(wǎng)需求;使用25MHz基本并聯(lián)諧振晶體;3.3 V電源;無需外部環(huán)路濾波器;引腳兼容無擴(kuò)頻ICS557-01、5V41064、5V41234。此外還有NB3N5573 3.3 V晶體至雙高速電流驅(qū)動(dòng)邏輯 (HCSL)合成器。圖3是NB3N3002的簡(jiǎn)化框圖。

2) NB3N51034、NB3N51044和NB3N51054

這些都是新推出的產(chǎn)品，特性包括：采用25 MHz基本模式并聯(lián)諧振晶體;掉電模式;不需要外部環(huán)路濾波器;四個(gè)低歪曲率HCSL輸出;OE三態(tài)輸出;擴(kuò)頻選擇為-0.5%、-1.0%、-1.5%和無擴(kuò)頻;PCI Express Gen 1、2、3抖動(dòng)要求;引腳兼容IDT557-05、5V41236、5V40166。

在100MHz條件下，NB3N51034與競(jìng)爭(zhēng)對(duì)手(PCIe Gen3) 相比，其均方根(RMS)抖動(dòng)僅為0.41ps (12 kHz~20 MHz)，而競(jìng)爭(zhēng)對(duì)手為65 ps (12 kHz~20 MHz)，見圖4。

另一款是NB3N51044 3.3 V四輸出HCSL/LVDS合成器，帶單獨(dú)輸出啟用 (OE)，增加了LVCMOS/LVTTL輸入，支持四個(gè)100 MHz (PCIe)或125 MHz (sRIO) HCSL輸出;FSEL引腳可在100 MHz/125 MHz之間切換;PLL旁路模式;每個(gè)輸出三態(tài)輸出單獨(dú)OE;引腳兼容IDT841604A。

還有一款新產(chǎn)品是NB3N51054 3.3 V、1:4 HCSL/LVDS合成器。其特性在于具有減少EMI的擴(kuò)頻;啟用/禁用每個(gè)輸出和選擇/關(guān)擴(kuò)頻ON/OFF的I2C接口;引腳兼容ICS841S104I。

3) NB3N3002/5573

它具有以100 MHz頻率驅(qū)動(dòng)NB3N106K/108K/111K的輸出性能。在扇出緩沖器輸出進(jìn)行測(cè)量的結(jié)果顯示，含25 MHz晶體的NB3N3002/5573(時(shí)鐘生成器)以100 MHz模式驅(qū)動(dòng)NB3N106K/108K/111K扇出緩沖器符合PCIe 1、2、3抖動(dòng)及相位噪聲規(guī)范;為NB3N3002/557增加扇出緩沖器不會(huì)產(chǎn)生足夠的抖動(dòng)或相位噪聲以產(chǎn)生無法符合PCIe 1、2、3相位噪聲及抖動(dòng)規(guī)范的“系統(tǒng)”。

4) 用于PCIe應(yīng)用的時(shí)鐘分配器件ZDB及扇出緩沖器

服務(wù)器平臺(tái)有3種時(shí)鐘拓?fù)浣Y(jié)構(gòu)：內(nèi)部系統(tǒng)時(shí)鐘、混合系統(tǒng)時(shí)鐘和外部系統(tǒng)時(shí)鐘。針對(duì)PCIe外部時(shí)鐘架構(gòu)，安森美半導(dǎo)體提供多種專用時(shí)鐘選擇，包括時(shí)鐘產(chǎn)生器(NB3N3002/NB3N5573/NB3N51034/NB3N51054/NB3N51054/NB3N

51044) 、零延遲緩沖器(ZDB) NB3N1200K/NB3W1200L (可用于PCIe混合時(shí)鐘架構(gòu))，以及HCSL至HCSL扇出緩沖器(不需要精確調(diào)節(jié)時(shí)鐘沿使其與ZDB輸出同步的多PCIe參考時(shí)鐘產(chǎn)生器)。

例如，NB3N1200K/NB3W1200L零延遲緩沖器(ZDB)帶12路HCSL/NMOS推挽輸出，特性包括：支持DIF SRC時(shí)鐘;12個(gè)差分時(shí)鐘輸出對(duì)@0.7V (NB3N1200K) ;12個(gè)低功耗NMOS推挽輸出對(duì)(NB3W1200L) ;針對(duì)100MHz和133 MHz優(yōu)化，符合PCIe 第2代/第3代和英特爾QPI相位抖動(dòng)規(guī)范;符合低EMI擴(kuò)頻;最低輸入至輸出延遲變化的偽外部固定反饋;每12個(gè)輸出的單獨(dú)OE控制引腳。兩者的相位噪聲均優(yōu)于競(jìng)爭(zhēng)對(duì)手，見圖5。

使用NB3N1200K或NB3W1200L時(shí)需注意，NB3W1200L是低能耗版本，用于要求低能耗的系統(tǒng)，用于長(zhǎng)度小于20英寸的較短長(zhǎng)度輸出傳輸線路;NB3N1200K使用標(biāo)準(zhǔn)HCSL輸出設(shè)計(jì)，在輸出使用恒流源，可維持長(zhǎng)于20英寸輸出傳輸線路的信號(hào)完整性。

另外，多個(gè)PLL分層布置時(shí)，用戶可調(diào)節(jié)帶寬對(duì)時(shí)鐘樹進(jìn)行系統(tǒng)優(yōu)化。使用HBW(高帶寬)擴(kuò)頻時(shí)鐘時(shí)用于維持?jǐn)U頻特性，從而將輸入與輸出相位差減至最小;使用LBW (低帶寬)可濾除PLL帶寬內(nèi)的時(shí)鐘輸入抖動(dòng)。

以下情況應(yīng)該使用ZDB或扇出緩沖器：使用零延遲緩沖器 (ZDB) (PLL模式) 時(shí);維護(hù)同步時(shí)鐘沿對(duì)齊時(shí);當(dāng)時(shí)鐘生成至輸出傳播延遲至關(guān)重要時(shí);用作圖6a：NB3N1900K與競(jìng)爭(zhēng)器件的相位噪聲性能比較

總結(jié)：

作為服務(wù)器應(yīng)用及其它多種應(yīng)用的時(shí)序方案供應(yīng)商，安森美半導(dǎo)體提供包括時(shí)鐘產(chǎn)生、零延遲緩沖器(ZDB)及扇出緩沖器等在內(nèi)的完整方案。公司的產(chǎn)品涵蓋計(jì)算機(jī)應(yīng)用的寬廣產(chǎn)品陣容，具有一流的相位噪聲和抖動(dòng)性能以及極高的性價(jià)比優(yōu)勢(shì)，符合及超越第1代、第2代及第3代PCIe要求，可以直接升級(jí)眾多現(xiàn)有工業(yè)標(biāo)準(zhǔn)方案。