Mentor Graphics 增加內(nèi)存模型，創(chuàng)建業(yè)內(nèi)首個完整的UVM SystemVerilog 驗證 IP 庫

Mentor Graphics 公司(納斯達(dá)克代碼：MENT)今日宣布，推出首個完全原生的 UVM SystemVerilog 內(nèi)存驗證 IP 庫，該內(nèi)存驗證 IP 庫可用于所有常用內(nèi)存設(shè)備、配置和接口。目前,Mentor® 驗證 IP (Mentor VIP)可支持 60 多種常用外設(shè)接口和總線架構(gòu),此次庫中又新增了1600多種內(nèi)存模型。由此，Mentor 成為首個向 ASIC 和 FPGA SoC 設(shè)計人員提供完整 UVM SystemVerilog 驗證 IP 庫的公司，該驗證 IP 庫可滿足各類外設(shè)接口、總線協(xié)議和內(nèi)存設(shè)備需求。該完整的驗證 IP 庫采用和行業(yè)一致的標(biāo)準(zhǔn)格式，可縮短工程師驗證運(yùn)行所需時間，從而便于工程師將關(guān)注重點(diǎn)放在其設(shè)計中獨(dú)一無二而高價值的部分。

新推出的內(nèi)存庫支持包括尖端協(xié)議在內(nèi)的各種內(nèi)存模型，例如用于 HyperRAM™ 和 HyperFlash™ 內(nèi)存設(shè)備的高帶寬、低管腳數(shù)目的 HyperBus™ 接口。此外，它還支持所有的動態(tài) RAM 模型，包括 DDR4、低功耗 DDR4、混合存儲立方體以及HBM-2(高帶寬內(nèi)存)，和新的 JESD229-2 Wide I/O-2標(biāo)準(zhǔn)。它所涵蓋的閃存模型種類齊全，包括 SDIO 4.1、SDCard 4.2、eMMC 5.1、ONFI 4.0、UFS以及串行、Toggle、NAND 和 NOR 閃存。

賽普拉斯半導(dǎo)體公司 (Cypress Semiconductor) 產(chǎn)品與產(chǎn)業(yè)生態(tài)系統(tǒng)營銷副總裁 Jackson Huang 表示，“我們非常高興 Mentor Graphics 發(fā)布其全面的內(nèi)存驗證 IP 模型庫，特別是它支持新的 HyperBus 接口，我們開發(fā) HyperBus 接口的目的在于達(dá)成不斷增長的產(chǎn)品性能目標(biāo)，并在響應(yīng)時間更快的同時，兼具功能的全面性。”

驗證 IP 旨在通過為常見接口、協(xié)議和架構(gòu)提供可復(fù)用構(gòu)建模塊來幫助工程師減少構(gòu)建測試平臺所花費(fèi)的時間。Mentor 的內(nèi)存驗證 IP 模型庫所包含的內(nèi)存配置軟件允許客戶根據(jù)供應(yīng)商、協(xié)議和元件編號，即時生成快速、計時精確和經(jīng)過驗證的內(nèi)存模型。此外，Mentor 獨(dú)有的“運(yùn)行過程中可重新配置”架構(gòu)有助于工程師在無需重新編譯或重新開始軟件仿真的情況下，重新對資源進(jìn)行二次評估。

“ASIC 和 FPGA 項目團(tuán)隊的大部分人員都已轉(zhuǎn)去研究標(biāo)準(zhǔn) UVM SystemVerilog 驗證方法，但時至今日，仍沒能找到可支持原生 UVM 中總線協(xié)議、外設(shè)接口和內(nèi)存設(shè)備的通用 VIP 庫，”Mentor Graphics 設(shè)計驗證技術(shù)部產(chǎn)品營銷經(jīng)理 Mark Olen 表示，“根據(jù)我們新推出的內(nèi)存 VIP 庫的最初使用情況來看，不難看出為什么驗證 IP 是功能驗證市場中增長最快速的子細(xì)分市場之一，據(jù)電子設(shè)計自動化聯(lián)盟統(tǒng)計，目前該子細(xì)分市場的年支出超過 1.1 億美元。”

Mentor VIP 庫可向工程師提供標(biāo)準(zhǔn) UVM SystemVerilog 元件，這些元件對所有支持的協(xié)議采用通用架構(gòu)。這有助于在同一個驗證團(tuán)隊內(nèi)快速部署多個協(xié)議。測試計劃、符合性測試、測試序列和協(xié)議覆蓋范圍都作為 SV 和 XML 源代碼包含在內(nèi)，從而使復(fù)用、擴(kuò)展和調(diào)試變得簡單。Mentor VIP 元件還包含一整套協(xié)議檢查、錯誤注入和調(diào)試功能。新推出的存儲器模型可應(yīng)用于所有行業(yè)標(biāo)準(zhǔn)仿真器。

Mentor VIP 是 Mentor 企業(yè)驗證平臺™ (EVP) 的核心技術(shù)。EVP 通過將高級驗證技術(shù)融合在一個綜合性平臺中，提高了 ASIC 和 FPGA 的 SoC 功能驗證效率。Mentor EVP 集成了 Questa® 高級驗證解決方案、Veloce® 模擬平臺和 Visualizer™ 調(diào)試環(huán)境，是全球可訪問的、高性能的數(shù)據(jù)中心資源。Mentor EVP 的全球資源管理功能可為全球的項目團(tuán)隊提供支持，最大限度地提高用戶生產(chǎn)率和驗證的總投資回報率。