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[導讀]   1 中性點偏移技術(shù)原理分析  目前國內(nèi)生產(chǎn)的高壓變頻器大多采用功率單元串聯(lián)疊加多電平,VVVF控制方式。其拓撲結(jié)構(gòu)如圖1 所示。A、B、C三相各6 個功率單元,每個功率單元輸出電壓為577 V,相電壓UAO=UBO=UCO=3

 

  1 中性點偏移技術(shù)原理分析

  目前國內(nèi)生產(chǎn)的高壓變頻器大多采用功率單元串聯(lián)疊加多電平,VVVF控制方式。其拓撲結(jié)構(gòu)如圖1 所示。A、B、C三相各6 個功率單元,每個功率單元輸出電壓為577 V,相電壓UAO=UBO=UCO=3 462 V,線電壓UAB=UBC=UCA=6 000 V。如果出現(xiàn)任意1 個功率單元故障旁通時,勢必造成系統(tǒng)不平衡,從而導致系統(tǒng)停機。經(jīng)過公司研發(fā)人員的理論推導及技術(shù)分析,提出了“中性點偏移”的方法。

  

 

  如圖2(此圖按照等比例1頤5.77所繪)所示,如果A 相有一個功率單元故障旁通掉,中性點由O偏移到O憶(虛擬中性點),經(jīng)過運算,線電壓由原來的1 039.23 V(1 039.23伊5.77=5 996 V)變?yōu)?78.5 V(978.5伊5.77=5 646),相角度由120毅變?yōu)?25.4毅和109.2毅。雖然相電壓不相等,但是輸出的線電壓保持相等。這樣就保證了電機的三相電流平衡。同理如果出現(xiàn)2 個或3 個單元旁通時,經(jīng)過復雜運算,也可實現(xiàn)中性點偏移,從而保證輸出的線電壓相等。

  

2 FPGA 中各種功能模塊的算法實現(xiàn)

 

  中性點偏移的算法實現(xiàn),主要是通過現(xiàn)場可編程門陣列(FPGA)和數(shù)字信號處理器(DSP)來實現(xiàn)的。DSP 主要采集功率單元的故障信息并進行處理后,發(fā)出旁通信號、地址和數(shù)據(jù)信號給FPGA。

  FPGA收到這些數(shù)據(jù)后,做相應(yīng)處理。中性點偏移的算法實現(xiàn)原理框圖如圖3所示。其中,DSP采用TI 公司的TMS320F206,F(xiàn)PGA 采用Altera 公司的EP1C6Q240C8。

  

 

  2.1 芯片簡介

  TMS320F206 是TI 公司推出的一種DSP 芯片,它是基于TMS320C5x 之上的高速定點數(shù)字處理芯片,具有改進的哈佛結(jié)構(gòu)(程序總線和數(shù)據(jù)總線分離)、高性能CPU及高效的指令集等特點。其主要特性有:CPU具有32 位CALU、32 位累加器、16伊16 位并行乘法器、3 個移位寄存器、8 個16 位輔助寄存器。存儲器具有224 kB 可尋址存儲空間、544 B片內(nèi)DRAM、4 kB 片內(nèi)SRAM 或32 kB片內(nèi)快閃存儲器。指令速度可達25 ns單指令周期。外圍電路有軟件可編程定時器、軟件可編程等待狀態(tài)發(fā)生器、片內(nèi)鎖相環(huán)時鐘發(fā)生器、同步和異步系列串口等。

  EP1C6Q240C8是Altera 公司推出的主流低成本FPGA-Cyclone系列。Cyclone器件采用0.13 滋m的工藝制造,其內(nèi)部有2 個鎖相環(huán)(PLL)、20 個M4K RAM塊、具有5 980個LE 的邏輯容量、最大用戶I/O 為185、支持高速LVDS 接口,性能可達到311 Mb/s。

  2.2 DSP數(shù)據(jù)處理

  當故障信號(包括IGBT過流,直流過壓,無PWM信號等)上傳到DSP 中時,DSP對故障位進行判斷,封鎖相應(yīng)故障功率單元的PWM 信號,然后執(zhí)行旁通程序,對每個功率單元按順序進行掃描,對有故障的功率單元進行記憶,然后發(fā)出旁通命令及對應(yīng)的旁通地址和相應(yīng)數(shù)據(jù)。

  2.3 地址信號編碼和總線數(shù)據(jù)處理

  地址信號分為旁通地址、同步地址、偏移地址,均通過ab[7..0]實現(xiàn)。旁通時A、B、C 三相分別對應(yīng)一個地址。通過此地址DSP 向FPGA 發(fā)送旁通命令、同步數(shù)據(jù)及偏移數(shù)據(jù)。地址信號編碼如圖4 所示。

  

 

  總線數(shù)據(jù)包括旁通命令位、同步數(shù)據(jù)量、偏移數(shù)據(jù)量,通過數(shù)據(jù)總線gcm_data[15..0]來接收,A、B、C 三相分別對應(yīng)一個地址。在相應(yīng)地址選通后,DSP 向FPGA 寫數(shù)據(jù),由FPGA 來保存這些數(shù)據(jù),在數(shù)據(jù)用完后進行清零。如圖4 所示,旁通輸出數(shù)據(jù)為gcm_a_pt_ [15..0]、gcm_b_pt_[15..0]、gcm_c_pt_[15..0],同步和偏移輸出數(shù)據(jù)信號為a_q[15..0]、b_q[15..0]、c_q[15..0]。

  在FPGA 中用于查表的地址數(shù)據(jù)主要用于正弦波查表,改變此地址可生成不同頻率的正弦波形。如圖4 所示的ab[7..0]有效時,改變gcm_data[15..0] 的值可以產(chǎn)生不同的地址信號a_q[15..0]、b_q[15..0]、c_q[15..0],此三個地址信號用于正弦波查表的地址輸入值。

  2.4 頻率合成器及乘法器的實現(xiàn)

  在FPGA 中利用Altera 的quartusII 軟件的圖形化解決方案,應(yīng)用Verilog HDL 語言編寫子程序,如圖5 所示,gcm_lpm_rom 為頻率合成器程序圖形。頻率合成器包括一個11 位最高有效位(MSB)的地址表address [10..0],連接一個SINROM的查閱表(LUT)上,從而產(chǎn)生所需要的輸出數(shù)據(jù)q[7..0]。利用ModelSim軟件進行仿真,當?shù)刂酚行Ш?,輸出相?yīng)的波形數(shù)據(jù),波形如圖6 所示。

  

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  如圖5 所示幅值信號b[10..0]是由DSP 計算后,通過數(shù)據(jù)總線發(fā)送到FPGA 中,當?shù)刂愤x通后FPGA保存此數(shù)據(jù),然后分別給A、B、C 三相,用于和頻率值相乘。gcm_lpm_mult 為乘法器程序圖形,乘法器輸入信號包括一個8 位最高有效位(MSB)的乘數(shù)a[7..0]和一個11 位最高有效位(MSB)的被乘數(shù)b[10..0]及時鐘信號,輸出一個19 位最高有效位(MSB)的數(shù)據(jù)out[18..0]。利用ModelSim軟件進行仿真,波形如圖7 所示,當a 乘以b 后,輸出相應(yīng)的數(shù)據(jù)。例如乘數(shù)a=01,被乘數(shù)b=7ff,輸出結(jié)果out=007ff。

  2.5 三角波發(fā)生器及PWM 信號生成

  高壓變頻器的變頻變壓(VVVF)控制方式主要是為了保證磁通不變,如果磁通增加,將導致鐵心飽和,進而引起勵磁電流的畸變,使電動機不能正常工作。VVVF控制主要采用正弦波脈寬調(diào)制(SPWM)方法實現(xiàn),如圖8 所示為單極性SPWM調(diào)制方式。

  

 

  圖8 中(a)為調(diào)制波和載波,(b)為單極性SPWM波形。(a)中的正弦調(diào)制波的周期決定于所需要的調(diào)頻比,等腰三角波的載波的周期決定于載波頻率,振幅不變。如圖9所示,利用Altera 的quartusII 軟件的圖形化解決方案,應(yīng)用VerilogHDL 語言編寫子程序,gcm_sjpkzx 為三角波發(fā)生器,在ena 使能的狀態(tài)下,輸出數(shù)據(jù)先增加后減小,通過計數(shù)器計數(shù)實現(xiàn)數(shù)字量三角波的生成,利用ModelSim 軟件進行仿真的波形如圖10 所示。

  

 

  

 

  gcm_lpm_compare為比較器,由三角波發(fā)生器輸出的數(shù)據(jù)接到輸入數(shù)據(jù)dataa[10..0],此為三角波數(shù)據(jù)。由乘法器輸出的數(shù)據(jù)接到datab[10..0],取out[18..0]的高11 位,此為正弦波數(shù)據(jù)。當三角載波小于基波的時候輸出為高電平。如圖11 所示,輸出信號aleb為PWM信號。3 中性點偏移技術(shù)的實現(xiàn)

 

  由FPGA生成的PWM信號,進行編碼之后,通過光纖傳送到功率單元。編碼信號中包括了各種控制信號,如果功率單元產(chǎn)生故障,這其中就會包含旁通信號,需要偏移的數(shù)據(jù)量,同步信號等。

  系統(tǒng)充分利用了FPGA(EP1C6Q240C8)的資源,使系統(tǒng)電路獲得極大的簡化,1 片EP1C6Q240C8 芯片可以完成6 個功率單元的時序控制和邏輯控制功能。FPGA 接收DSP 發(fā)送過來的數(shù)據(jù),實現(xiàn)了旁通控制及偏移角度的執(zhí)行,每個周波進行一次同步信號的處理,實現(xiàn)了故障功率單元在200 ms 內(nèi)完成無擾動旁通。如圖12 所示為A 相1 個功率單元旁通時的輸出電壓波形,輸出電流如圖13 所示。從圖中可以看出,在旁路過程中沒有產(chǎn)生擾動,保證了異步電動機能夠正常運行,不影響生產(chǎn)。

  

 

  4 結(jié)語

  以FPGA為核心的控制系統(tǒng)具有靈活的重復可編程能力,強大的邏輯運算能力及時序控制能力,它無疑具有廣闊的市場應(yīng)用前景。

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