一種夾層電阻結(jié)構(gòu)及其應(yīng)用

1 引言

在集成電路的線路設(shè)計(jì)中，特別是模擬電路的設(shè)計(jì)中，不可避免地都會(huì)需要用到電阻。對(duì)于低阻值的應(yīng)用，一般可以用鋁線電阻、多晶電阻、N+電阻或者P+電阻等實(shí)現(xiàn)。對(duì)于更大一點(diǎn)的電阻，則可以用N阱電阻、P阱電阻或者高阻多晶等實(shí)現(xiàn)。對(duì)于更高阻值要求，或者阻值要求高但是占用面積要小且精度要求不高，這時(shí)候可以用倒比的MOS管或者夾層電阻來實(shí)現(xiàn)。顧名思義，夾層電阻就是被其他層次夾在中間的電阻，夾層電阻的方塊阻值一般在5~50 kΩ，隨著電壓的提高，還可以到100 kΩ或更高。

2 夾層電阻結(jié)構(gòu)及原理特性分析

2.1 夾層電阻的結(jié)構(gòu)

在集成電路工藝中，實(shí)現(xiàn)夾層電阻有很多種方法。本文研究的夾層電阻就是其中的一種，它不需要通過額外增加光刻MASK層就能實(shí)現(xiàn)。圖1為該夾層電阻的平面示意圖。

圖1中，夾層電阻區(qū)為低濃度的P型注入?yún)^(qū)，它主要利用工藝中的現(xiàn)有層次實(shí)現(xiàn)，比如Pbase層或者Pbody層。該P(yáng)型夾層電阻區(qū)被N+和N阱完全包圍，因此該結(jié)構(gòu)就是一個(gè)被N+和N阱兩個(gè)層次夾在中間的P型夾層電阻。

2.2 夾層電阻的特性

夾層電阻的優(yōu)勢(shì)是阻值很高，缺點(diǎn)是對(duì)電壓比較敏感。對(duì)該夾層電阻進(jìn)行I-V掃描，起始電壓為0 V,步進(jìn)為0.5 V,結(jié)果發(fā)現(xiàn)如下特性：當(dāng)電阻兩端電壓從0開始增加時(shí)，夾層電阻的阻值迅速上升，但是到電壓超過4 V左右后，電阻阻值雖然還是繼續(xù)增加，但是此時(shí)呈現(xiàn)出線性上升的特性，即電阻跟隨電壓呈比例地上升，當(dāng)電壓到14~15 V左右時(shí)，電阻開始急劇減小，呈現(xiàn)出擊穿效應(yīng)。把上述電阻測(cè)試時(shí)的I-V數(shù)值進(jìn)行曲線擬合，得到圖2.

圖2中，拐點(diǎn)Vp約為4 V,拐點(diǎn)Vb約為14~15 V.

2.3 夾層電阻的原理分析

觀察該曲線，發(fā)現(xiàn)它很像MOS管的輸出特性曲線。進(jìn)一步分析其縱向結(jié)構(gòu)發(fā)現(xiàn)，該夾層電阻實(shí)際上可以理解成一個(gè)P溝道的JFET管(結(jié)型場(chǎng)效應(yīng)管)，它的縱向剖面示意圖如圖3所示。

圖3中，JFET管的溝道區(qū)為低濃度的P型注入?yún)^(qū)，P型溝道被N+和N阱上下夾住，因此可以把N+和N阱看成JFET管的柵極(Gate)，把兩個(gè)SP注入?yún)^(qū)一個(gè)看成JFET管的源端(Source)，另一個(gè)看成JFET管的漏端(Drain)。

因此在圖2中，拐點(diǎn)Vp就是該P(yáng)溝道JFET管的夾斷電壓，當(dāng)-Vds電壓超過Vp后，JFET管產(chǎn)生夾斷，源漏電流開始趨于穩(wěn)定。拐點(diǎn)Vb為該P(yáng)溝道JFET管的擊穿電壓，當(dāng)-Vds電壓大于Vb后，JFET管產(chǎn)生擊穿，Ids增大。

在前面的夾層電阻測(cè)試時(shí)，實(shí)際上是把PJFET管的柵端(Gate)和源端(Source)短接，形成了圖4所示的連接結(jié)構(gòu)。

由圖4可知，只要把該JFET管的柵源短接且都接到輸入工作電壓Vin上，則當(dāng)電壓在Vp和Vb之間變化時(shí)(即Vp

一般來說，Vp在3~4 V左右，而Vb可以在10~15 V左右甚至更高，當(dāng)然，由于不同工藝間的差異，Vp和Vb的大小會(huì)有所不同。

上述單器件電流源能滿足輸入電壓在4~15 V左右之間變化時(shí)，輸出恒定電流。為了獲得更寬的電壓范圍，需要對(duì)上述電路進(jìn)行改進(jìn)，如圖5.

如圖5所示，通過把兩個(gè)相同大小的JFET管串聯(lián)，可以適應(yīng)更大的電壓變化范圍，此時(shí)，可以讓Vin在2Vp和2Vb之間變化時(shí)(即2Vp

根據(jù)上述原理進(jìn)行類推，當(dāng)串聯(lián)JFET管的個(gè)數(shù)為N(N為自然數(shù))時(shí)(見圖6)，它允許的工作電壓范圍就是N×Vp~N×Vb,而且當(dāng)N×Vp

3 振蕩器的設(shè)計(jì)

3.1 振蕩器的原理

利用該夾層電阻的特性，下面開始設(shè)計(jì)一款振蕩器。該振蕩器的設(shè)計(jì)要求為：工作電壓范圍為3~25 V,振蕩器功耗越低越好，最好在微安級(jí)，且希望當(dāng)電壓在9~25 V之間變化時(shí)，振蕩器的輸出頻率是恒定的。

在該振蕩器中，由該夾層電阻(等效為P溝道JFET管)來提供恒流源，用于芯片內(nèi)部振蕩器的電容充放電電流。由于振蕩器的振蕩頻率主要取決于電容充放電的電流大小，因此一旦電流恒定，則振蕩頻率就不變。電路要求的電壓最高為25 V,根據(jù)前面的分析，單個(gè)器件的耐壓會(huì)不夠，因此采用雙器件串聯(lián)結(jié)構(gòu)，理論耐壓應(yīng)該可以接近30 V.電路設(shè)計(jì)如圖7.

圖7是振蕩器的簡單原理示意圖，實(shí)際線路在此基礎(chǔ)上還會(huì)增加一些輔助線路。在圖7中，Vosc用于控制電容的充放電狀態(tài)，JFET管提供恒定電流源IR對(duì)電容C進(jìn)行充電，Vx則輸出到后級(jí)的電壓比較器。電路工作的時(shí)候，一開始Vosc為低電平，此時(shí)PMOS管打開，基準(zhǔn)電流IR開始給電容C進(jìn)行充電，電容C上的電壓Vx逐漸上升，一旦Vx達(dá)到門限電平Vt,則比較器就翻轉(zhuǎn)，從而使Vosc也發(fā)生翻轉(zhuǎn)變?yōu)楦唠娖剑@時(shí)，PMOS管關(guān)斷，NMOS管打開，由于NMOS管放電能力較強(qiáng)，電容C上的電壓瞬間就被放到GND,此時(shí)Vosc又翻轉(zhuǎn)變?yōu)榈碗娖?，NMOS管關(guān)斷，PMOS管開始充電。就這樣，通過保持充電電流的恒定，使得振蕩器的振蕩頻率也始終保持恒定。

3.2 振蕩器的實(shí)現(xiàn)和優(yōu)化

在電路的實(shí)際實(shí)現(xiàn)中，采用了0.8 μm的高壓工藝。經(jīng)過對(duì)出片電路的實(shí)際測(cè)試，發(fā)現(xiàn)隨著電壓升高，振蕩器頻率逐漸變快，當(dāng)電壓超過10 V后，頻率開始維持不變，一直到電壓接近30 V,頻率始終不變。也就是說當(dāng)電壓在10~30 V之間變化時(shí)，振蕩器頻率恒定，振蕩器的工作電流在整個(gè)電壓變化范圍內(nèi)不超過3 μA.

顯然，頻率穩(wěn)定的最低電壓為10 V,高于設(shè)計(jì)要求的9 V.從前面夾層電阻的原理分析部分可以知道，為了降低頻率穩(wěn)定的最低電壓，可以采用兩種思路：一種是降低夾層電阻的夾斷電壓Vp;另一種是采用單個(gè)夾層電阻來實(shí)現(xiàn)恒定電流。第一種思路，夾斷電壓Vp主要取決于JFET溝道區(qū)的P型注入濃度，以及P型注入、N阱、N+這幾個(gè)的結(jié)深，結(jié)深一般不好調(diào)節(jié)，而濃度也較難控制，因此實(shí)施有困難，而且最低電壓為2×Vp,實(shí)施效果也很有限。第二種思路，主要是要提高夾層電阻的擊穿電壓Vb.根據(jù)對(duì)該夾層電阻的縱向結(jié)構(gòu)分析可以知道，該夾層電阻的擊穿首先發(fā)生在低濃度的P型注入?yún)^(qū)和上層的N+之間，也即擊穿電壓Vb就是N+和P型溝道區(qū)的擊穿電壓。

因此，嘗試在低濃度的P型溝道區(qū)域上層N+的下方，用一個(gè)低濃度的N型區(qū)來外包N+,如圖8.

該低濃度N型區(qū)用工藝中現(xiàn)成的高壓N注入(即NHV)來實(shí)現(xiàn)，以此來提高夾層電阻的耐壓。

3.3 優(yōu)化改進(jìn)結(jié)果

電路改進(jìn)設(shè)計(jì)后，經(jīng)過試驗(yàn)驗(yàn)證，采用此種優(yōu)化結(jié)構(gòu)后，振蕩器可以工作在3~30 V的工作范圍，而且當(dāng)電壓大于5.5 V以后，振蕩器的輸出頻率就不再變化，也即當(dāng)電壓在5.5~30 V之間變化時(shí)，振蕩器頻率恒定，同時(shí)振蕩器最大工作電流約為2.5 μA.至此，該振蕩器的各項(xiàng)指標(biāo)全部達(dá)到了設(shè)計(jì)要求。

4 結(jié)束語

夾層電阻是一種比較特殊的電阻。在低電壓工作場(chǎng)合，夾層電阻一般都被當(dāng)做高阻值的電阻來使用。但是在高電壓工作場(chǎng)合，或者是寬范圍工作電壓的場(chǎng)合，此時(shí)夾層電阻就相當(dāng)于是一個(gè)JFET管，利用該特性，在很多設(shè)計(jì)中，特別是模擬電路的設(shè)計(jì)中，可以把電路設(shè)計(jì)得更精巧或者實(shí)現(xiàn)更低的功耗。