空間受限應用的最高功率密度、多軌電源解決方案(一)

　　在通信基礎設施中，毫微微蜂窩和微微蜂窩的興起推動基站向更小型化方向發(fā)展，這對數字基帶、存儲器、RF收發(fā)器和功率放大器的供電提出了復雜要求，必須在最小的面積中提供最高的功率密度，如圖1所示。典型的小蜂窩系統需要密度非常高的電源，它能以快速瞬變響應輸送大電流以便為數字基帶供電，同時利用低噪聲、低壓差調節(jié)器(LDO)為AD9361 RF捷變收發(fā)?、溫度補償晶體振蕩器(TCXO)和其他噪聲關鍵電源軌供電。將開關穩(wěn)壓器的開關頻率設置到關鍵RF頻段以外可降低噪聲，并且同步開關穩(wěn)壓器可確保拍頻不影響RF性能。降低數字基帶的內核電壓(VCORE)可將低功耗模式的功耗降至最低，電源時序控制則可確保數字基帶在RF收發(fā)器使能之前上電并運行。數字基帶與電源管理之間的I2C接口允許改變降壓調節(jié)器的輸出電壓。為提高可靠性，電源管理系統可以監(jiān)控其自身的輸入電壓和芯片溫度，向基帶處理器報告任何故障。

　　同樣，醫(yī)療和儀器設備(如便攜式超聲設備和手持式儀器)的趨勢也是尺寸越來越小，要求在更小的面積上以更有效的方式為FPGA、處理器和存儲器供電，如圖2所示。典型的FPGA和存儲器設計需要密度非常高的電源，它能以快速瞬變響應輸送大電流以便為內核和I/O電源軌供電，同時通過低噪聲軌為鎖相環(huán)(PLL)等片內模擬電路供電。電源時序至關重要，應確保FPGA在存儲器使能之前上電并運行。帶精密使能輸入和專用電源良好輸出的穩(wěn)壓器支持電源時序控制和故障監(jiān)控。電源設計師通常希望將同一電源IC用在不同應用中，因此，必須能夠改變電流限值。這種設計重用可大幅縮短產品上市時間--任何新產品開發(fā)流程中的關鍵要素之一。

　　考慮具有1路12 V輸入和5路輸出的FPGA的多軌電源管理常見設計規(guī)格：

　　內核電軌：1.2 V (4 A)

　　輔助電軌：1.8 V (4 A)

　　I/O電軌：3.3 V (1.2 A)

　　DDR存儲器電軌：1.5 V (1.2 A)

　　時鐘電軌：1.0 V (200 mA)

　　典型的分立方案如圖3a所示，4個開關穩(wěn)壓器連接到12 V輸入軌。一個開關穩(wěn)壓器的輸出預調節(jié)LDO以降低功耗。另一種方法如圖3b所示，使用一個穩(wěn)壓器將12 V輸入降壓至5 V中間軌，然后再經調節(jié)以產生所需的各個電壓。該方案的成本較低，但由于采用兩級電源轉換，效率也較低。在以上兩種方案中，各穩(wěn)壓器都必須獨立使能，因此，可能需要一個專用電源時序控制器來控制電源的時序。噪聲可能也是一個問題，除非所有開關穩(wěn)壓器都能同步以降低拍頻。

　　集成解決方案實現高效率、小尺寸

　　將多個降壓調節(jié)器和LDO集成到單個封裝中，可顯著縮小電源管理設計的總體尺寸。此外，與傳統分立方案相比，智能型集成解決方案具有許多優(yōu)勢。減少分立元件數目可大幅降低設計的成本、復雜度和制造成本。集成電源管理單元(PMU)ADP5050 和 ADP5052 可在單個IC中實現所有這些電壓和功能，所用PCB面積和元件大幅減少。

　　為了最大程度地提高效率，去除預調節(jié)器級，各降壓調節(jié)器均直接從12 V電壓供電(類似于圖3a)。降壓調節(jié)器1和2具有可編程電流限值(4 A、2.5 A或1.2 A)，因此電源設計師可以快速輕松地為新設計改變電流，大大縮短開發(fā)時間。LDO可從1.7 V至5.5 V電源供電。在本例中，其中一個降壓調節(jié)器的1.8 V輸出為LDO供電，提供低噪聲1 V電源軌用于噪聲敏感的模擬電路。

　　開關頻率fSW由電阻RRT設置，范圍是250 kHz到1.4 MHz.靈活的開關頻率范圍使得電源設計師可以優(yōu)化設計，降低頻率以實現最高效率，或者提高頻率以實現最小的總體尺寸。圖4顯示了fSW 與 RRT之間的關系。RRT的值可通過下式計算：

　　RRT = (14822/fSW)1.081,R的單位為kΩ，f的單位為kHz。

　　某些設計中，兩者都很重要：對較高電流軌使用較低的開關頻率以提供最高電源效率，對較低電流軌使用較高的開關頻率以縮小電感尺寸和實現最小的PCB面積。ADP5050的主開關頻率具有二分頻選項，能夠以兩種頻率工作，如圖5所示。降壓調節(jié)器1和3的開關頻率可通過I2C端口設置為主開關頻率的一半。

　　電源時序控制

　　如圖6所示，ADP5050和ADP5052通過四個特性來簡化使用FPGA和處理器的應用的電源時序控制：精密使能輸入、可編程軟啟動、電源良好輸出和有源輸出放電開關。[!--empirenews.page--]

　　精密使能輸入： 每個穩(wěn)壓器，包括LDO在內，都有一個帶0.8 V精密基準電壓的使能輸入(圖6-1)。當使能輸入的電壓大于0.8 V時，穩(wěn)壓器使能;當該電壓小于0.725 V時，穩(wěn)壓器禁用。內部1 MΩ下拉電阻可防止該引腳懸空時發(fā)生錯誤。利用精密使能閾值電壓，很容易控制器件內的電源時序，使用外部電源時也一樣。例如，降壓調節(jié)器1設置為5 V時，可以利用一個電阻分壓器來設置精確的4.0 V跳變點以使能降壓調節(jié)器2,依此類推為所有輸出設置精確的上電時序。

　　可編程軟啟動：軟啟動電路以可控方式緩慢提高輸出電壓，從而限制浪涌電流。軟啟動引腳連接到 VREG時，軟啟動時間設置為2 ms;在軟啟動引腳與 VREG和地之間連接一個電阻分壓器時，軟啟動時間可提高至8 ms(圖6-2)。為了支持特定啟動序列或具有大輸出電容的值，可能需要這種配置。軟啟動的可配置能力和靈活性使大型復雜的FPGA以及處理器能以安全可控的方式上電。

　　1. 精密使能閾值高于0.8V使能穩(wěn)壓器，低于0.72V(遲滯)則關斷穩(wěn)壓器。

　　2. 可編程軟啟動各通道上的不同軟啟動可編程為2ms、4ms、8ms。

　　3. PWRGD輸出CH1到CH4的所需PWRGDx可通過工廠熔絲或I2C配置。

　　4. 有源輸出放電開關可以接通輸出放電開關以縮短輸出電容的放電周期。

　　圖6. ADP5050和ADP5052簡化電源時序控制

　　電源良好輸出：當所選降壓調節(jié)器正常工作時，開漏電源良好輸出(PWRGD)變?yōu)楦唠娖?圖6-3)。電源良好引腳可以將電源的狀況告知主機系統。默認情況下，PWRGD監(jiān)控降壓調節(jié)器1上的輸出電壓，但也可以定制其它通道來控制PWRGD引腳。各通道的狀態(tài)(PWRGx位)可通過ADP5050上的I2C接口回讀。PWRGx位的邏輯高電平表示調節(jié)輸出電壓高于標稱輸出的90.5%.當調節(jié)輸出電壓降至其標稱輸出的87.2%以下并持續(xù)50 μs以上時，PWRGx位設為邏輯低電平。PWRGD輸出是內部未屏蔽PWRGx信號的邏輯和。內部PWRGx信號必須為高電平且持續(xù)至少1 ms,PWRGD引腳才能變?yōu)楦唠娖?如果任意PWRGx信號發(fā)生故障，則PWRGD引腳毫無延遲地變?yōu)榈碗娖?。控制PWRGD的通道(通道1至通道4)由工廠熔絲指定，或通過I2C接口設置相應位來指定。

　　有源輸出放電開關： 每個降壓調節(jié)器均集成一個放電開關，它連接在開關節(jié)點與地之間(圖6-4)。當其相關調節(jié)器禁用時，開關接通，有助于使輸出電容快速放電。對于通道1至通道4,放電開關的典型電阻為250 Ω。當調節(jié)器禁用時，即使有大容性負載，有源放電開關也會將輸出拉至地。這樣就能顯著提高系統的穩(wěn)定性，尤其是在周期供電時。

　　圖7所示為典型的上電/關斷時序。

　　I2C 接口

　　I2C 接口實現了對兩個降壓調節(jié)器輸出(通道1和通道4)的高級監(jiān)控和基本動態(tài)電壓調整。

　　輸入電壓監(jiān)控：可以監(jiān)控輸入電壓是否發(fā)生欠壓等故障。例如，將12 V電壓施加于輸入，I2C接口配置為：如果輸入電壓低于10.2 V,則觸發(fā)報警。專用引腳(nINT)上的信號告知系統處理器問題已出現，并關斷系統以便采取糾正措施。具備監(jiān)控輸入電壓的能力可提高系統可靠性。圖8顯示了可以設置哪些值來監(jiān)控ADP5050的輸入電壓。

　　結溫監(jiān)控：可以監(jiān)控結溫以判斷是否發(fā)生過溫等故障。如果結溫高于預設值(105°C、115°C或125°C)，nINT上就會產生報警信號。與熱關斷不同的是，此功能發(fā)送警告信號而不關斷器件。具備監(jiān)控結溫并提醒系統處理器注意避免發(fā)生系統故障的能力可提高系統可靠性，如圖9所示。

　　動態(tài)電壓調整：動態(tài)電壓調整通過動態(tài)降低低功耗模式下通道1和通道4的電源電壓來降低系統功耗，它也可以根據系統配置和負載動態(tài)改變輸出電壓。此外，所有四個降壓調節(jié)器的輸出電壓均可通過 I2C 接口設置，如圖10所示。