基于FPGA的反應(yīng)堆控制保護(hù)系統(tǒng)的設(shè)計(jì)

摘要：在基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的反應(yīng)堆控制保護(hù)系統(tǒng)設(shè)計(jì)中，針對(duì)各種電子設(shè)備的電磁干擾，通過(guò)在硬件設(shè)計(jì)中采用信號(hào)隔離、消噪、消激和閾值調(diào)節(jié)電路等抗干擾措施，并利用軟件提高抗干擾能力，實(shí)現(xiàn)了電磁兼容性設(shè)計(jì)，為反應(yīng)堆控制保護(hù)系統(tǒng)提供了較強(qiáng)的抗電磁干擾能力，確保了反應(yīng)堆的安全、可靠和穩(wěn)定運(yùn)行。

電磁兼容性是指電子設(shè)備所具有的抑制外部電磁干擾的能力，同時(shí)該設(shè)備產(chǎn)生的電磁干擾應(yīng)低于規(guī)定的限度，不能影響同一電磁環(huán)境中其他電子設(shè)備的正常工作。隨著電子設(shè)備的日益普及，電磁干擾日益嚴(yán)重，電磁兼容性的設(shè)計(jì)變得更加重要。電磁兼容性設(shè)計(jì)是一項(xiàng)復(fù)雜的系統(tǒng)工程，設(shè)計(jì)中要參照實(shí)際電磁環(huán)境提出具體要求，進(jìn)而提出解決的技術(shù)措施。

反應(yīng)堆控制保護(hù)系統(tǒng)所涉及的電子設(shè)備種類繁多，內(nèi)部電路復(fù)雜，包括數(shù)字信號(hào)處理系統(tǒng)、輸入／{畬出通道、數(shù)字顯示裝置、接口電路、驅(qū)動(dòng)電路、控制模塊及穩(wěn)壓電源等，是模擬與數(shù)字電路并存、硬件與軟件相結(jié)合的統(tǒng)一體。電子設(shè)備的電磁干擾不僅不同程度地影響反應(yīng)堆安全重要設(shè)備和系統(tǒng)的功能，而且還可能對(duì)反應(yīng)堆的安全運(yùn)行造成威脅。為了提高控制保護(hù)系統(tǒng)的可靠性，必須有效抑制各種電磁干擾、優(yōu)化電路設(shè)計(jì)和軟件設(shè)計(jì)，保證反應(yīng)堆安全可靠運(yùn)行。本文針對(duì)基
于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的反應(yīng)堆控制保護(hù)系統(tǒng)，提出了電磁兼容性的設(shè)計(jì)與實(shí)現(xiàn)方法，以保證系統(tǒng)具有較強(qiáng)的抗干擾能力。

反應(yīng)堆控制保護(hù)系統(tǒng)采用交流供電，電網(wǎng)質(zhì)量直接影響系統(tǒng)工作的穩(wěn)定性。電網(wǎng)干擾包括浪涌電壓和電磁干擾。系統(tǒng)工作現(xiàn)場(chǎng)的大功率電氣設(shè)備在啟動(dòng)或停止時(shí)，會(huì)產(chǎn)生幾百伏、甚至上千伏的浪涌電壓并伴有火花干擾。

傳輸線干擾是在輸入、輸出線上形成的干擾。對(duì)于反應(yīng)堆系統(tǒng)，從傳感器、探測(cè)器傳輸?shù)母鞣N模擬信號(hào)有十多條，從控制臺(tái)、控制柜傳輸?shù)拈_(kāi)關(guān)量信號(hào)有幾十個(gè)，傳輸線長(zhǎng)度達(dá)幾十米至上百米。這就很容易將工作現(xiàn)場(chǎng)的干擾引入系統(tǒng)中。

任何～臺(tái)正在工作的儀器，其本身就是一個(gè)干擾源，干擾信號(hào)包括由繼電器產(chǎn)生的火花放電干擾、自激振蕩、尖峰干擾、噪聲電壓等。

在控制保護(hù)系統(tǒng)設(shè)計(jì)中，基于FPGA的每套儀器(包括安全保護(hù)系統(tǒng)、脈沖棒控制系統(tǒng)、報(bào)警系統(tǒng)、定標(biāo)保護(hù)儀、密碼權(quán)限單元)都是以FPGA為核心的可編程片上系統(tǒng)(SOPC)嵌入式系統(tǒng)，要接收來(lái)自控制臺(tái)或者從其他儀器傳輸過(guò)來(lái)的開(kāi)關(guān)量輸入信號(hào)，以及從傳感器傳輸來(lái)的模擬信號(hào)和脈沖信號(hào)，同時(shí)又要輸出重要的控制信號(hào)到相關(guān)儀器儀表或遠(yuǎn)程設(shè)備作為信號(hào)源。

為了避免噪聲隨著信號(hào)一起傳輸進(jìn)入儀器內(nèi)部，每套儀器采用直流值流電源變換器將電源隔離，并在信號(hào)輸入、輸出通道中采用光耦合器，使開(kāi)關(guān)量信號(hào)與FPGA的輸入／輸出信號(hào)隔離，不受電磁干擾的影響。圖1為信號(hào)隔離電路。

在信號(hào)輸入端并聯(lián)一個(gè)0．1 laF的消噪電容，可以濾除高頻噪聲。

在電路設(shè)計(jì)中，用到了大量的數(shù)字儀表控制設(shè)備，而每個(gè)數(shù)字儀表控制設(shè)備本身都是一個(gè)脈沖干擾源，會(huì)通過(guò)電源線相互干擾。解決辦法是采用去耦旁路措施，即在印制板電源進(jìn)線端并聯(lián)一個(gè)10 I_tF／35 V的鉭電容進(jìn)行電源退耦，同時(shí)在每個(gè)芯片的電源進(jìn)線端再并聯(lián)一個(gè)0．1蝦的高頻、低分布電感的陶瓷電容。

為了提高系統(tǒng)的抗干擾能力，電路中選用了噪聲容限最高的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路、低噪聲的金屬膜電阻以及鉭電容。

對(duì)于電路中運(yùn)用的運(yùn)算放大器和交／直流轉(zhuǎn)換器，其速度越高，越容易受電磁干擾的影響。由于設(shè)計(jì)時(shí)對(duì)速度要求不高，采用了非高速運(yùn)算放大器和交／直流轉(zhuǎn)換器，以降低受干擾影響的程度。

3．3．1 自激產(chǎn)生的原因?qū)τ谝肓素?fù)反饋的放大電路，其輸入寄生電容(包括運(yùn)算放大器的輸入電容和布線分布電容)與反饋電阻將組成一個(gè)滯后網(wǎng)絡(luò)，引起輸出電壓相位滯后。當(dāng)輸入信號(hào)頻率很高時(shí)，寄生電容的旁路作用使放大器的高頻響應(yīng)變差，從而影響電路的穩(wěn)定性。

此外，在放大電路輸出端存在輸出負(fù)載電容(包括寄生電容)，與輸出電阻共同造成附加相移，這個(gè)附加相移的累加可能產(chǎn)生寄生振蕩，使放大器工作極不穩(wěn)定。

基于以上2種因素，在沒(méi)有輸入信號(hào)進(jìn)入放大電路時(shí)，放大器卻有輸出信號(hào)，這就表明系統(tǒng)產(chǎn)生了自激，必須消除。

3．3．2補(bǔ)償措施
在圖2所示的放大器電路設(shè)計(jì)中，通過(guò)在負(fù)反饋回路的電阻上并接補(bǔ)償電容C66，與輸入電阻一起補(bǔ)償附加的滯后相位，可以有效消除寄生振蕩川。同時(shí)，在放大電路輸出端串聯(lián)一個(gè)電阻R159，使負(fù)載電容與放大電路相隔離。通過(guò)采用適當(dāng)?shù)难a(bǔ)償方法，解決了自激振蕩問(wèn)題。

3．4建立比較器的外部滯回電壓
在基于FPGA的控制保護(hù)系統(tǒng)設(shè)計(jì)中，安全保護(hù)系統(tǒng)、報(bào)警系統(tǒng)、脈沖棒控制系統(tǒng)等子系統(tǒng)內(nèi)部都含有閾值調(diào)節(jié)電路，對(duì)輸入的信號(hào)進(jìn)行甄別，實(shí)現(xiàn)相應(yīng)的定值保護(hù)、定值報(bào)警以及控制。而外部輸入的模擬信號(hào)中可能夾雜噪聲和干擾，使比較器在閾值附近出現(xiàn)重復(fù)翻轉(zhuǎn)，造成系統(tǒng)不穩(wěn)定，抗干擾能力差。在實(shí)際設(shè)計(jì)中，采用集成放大器芯片構(gòu)成遲滯比較器。

在圖3中，電阻R150、KWl、R152將輸出電壓的一部分反饋到比較器的同相輸入端，建立比較器的外部滯回電壓，可根據(jù)需求調(diào)節(jié)閾值。由于上、下門(mén)限電乎不重合，在識(shí)別高低電平時(shí)有較強(qiáng)的抗干擾能力。

在基于FPGA的控制保護(hù)系統(tǒng)設(shè)計(jì)中，每種子系統(tǒng)都有手動(dòng)控制的按鈕、按鍵。在操作時(shí)，由于機(jī)械觸點(diǎn)的彈性及電壓突跳等原因，在觸點(diǎn)閉合或開(kāi)啟的瞬間會(huì)出現(xiàn)電壓抖動(dòng)，使得輸入信號(hào)中存在噪聲，如果不進(jìn)行消抖處理，系統(tǒng)可能
將這些噪聲作為輸入信號(hào)采集進(jìn)來(lái)，從而導(dǎo)致系統(tǒng)誤動(dòng)作。

在控制保護(hù)系統(tǒng)設(shè)計(jì)中，采用FPGA設(shè)計(jì)了彈跳消除電路(圖4)。通過(guò)設(shè)計(jì)一個(gè)計(jì)數(shù)器，將按鍵使能信號(hào)key_pressed作為計(jì)數(shù)器的重置輸入key_pressed=0時(shí)，計(jì)數(shù)器開(kāi)始對(duì)采樣脈沖計(jì)數(shù)。只有在采樣時(shí)間內(nèi)（此處設(shè)置為10ms)連續(xù)計(jì)數(shù)達(dá)到足夠次數(shù)時(shí)認(rèn)為按鍵按下（即key_pressed=0）有效，否則視為無(wú)效，計(jì)數(shù)器置0，重新對(duì)按鍵使能信號(hào)key_pressed進(jìn)行采集、識(shí)別。這樣就可以將短時(shí)間內(nèi)key_pressed=0的情況濾除掉，避免按鍵按下時(shí)產(chǎn)生的抖動(dòng)效
應(yīng)被系統(tǒng)采集，造成系統(tǒng)誤動(dòng)作。

工作現(xiàn)場(chǎng)存在空調(diào)、電焊、電鉆等大功率干擾源。這些設(shè)備的啟動(dòng)或停止瞬間，會(huì)產(chǎn)生浪涌電壓并伴有火花干擾，通過(guò)電源線進(jìn)入設(shè)備。這些干擾僅靠電容無(wú)法消除。因此，在抗干擾設(shè)計(jì)中，使用了FPGA構(gòu)建數(shù)字濾波電路的方法。

在基于FPGA的控制保護(hù)系統(tǒng)中，對(duì)輸入開(kāi)關(guān)量信號(hào)的響應(yīng)時(shí)間要求不高，采用了與前述彈跳消除電路相似的設(shè)計(jì)方法。設(shè)計(jì)一個(gè)計(jì)數(shù)器，目的是避免尖峰干擾效應(yīng)使輸入信號(hào)signal_in發(fā)生不必要的變化，而造成重復(fù)統(tǒng)計(jì)輸入信號(hào)次數(shù)的結(jié)果。因此，將signal_in作為計(jì)數(shù)器的重置輸入，在有輸入信號(hào)(即signal_in=1)時(shí)，對(duì)采樣脈沖開(kāi)始計(jì)數(shù)；只有在采樣時(shí)間內(nèi)(此處設(shè)置為1μs)連續(xù)計(jì)數(shù)達(dá)到足夠次數(shù)時(shí)認(rèn)為信號(hào)有效，否則視為無(wú)效。針對(duì)不同的尖峰干擾，可以設(shè)置不同的采樣時(shí)間，這樣就可以將signal_in在短時(shí)間內(nèi)變?yōu)閘的情況濾除掉，從而消除不穩(wěn)定的尖峰干擾。

輸入信號(hào)signal_in上的尖峰干擾經(jīng)過(guò)濾波后，得到了干凈的輸出信號(hào)signal_out，證實(shí)了加入濾波的數(shù)字電路可以有效提高系統(tǒng)的抗干擾性能，只有真實(shí)的輸入信號(hào)才能對(duì)設(shè)備產(chǎn)生影響。

但是，經(jīng)過(guò)濾波后的信號(hào)響應(yīng)時(shí)間比較長(zhǎng)。如果系統(tǒng)對(duì)信號(hào)響應(yīng)時(shí)間要求很高，這種軟件濾波的方法不再適用，這時(shí)采用底盤(pán)安裝插頭集成有電源濾波器的地線扼流圈FN329，可以有效減弱干擾源在電源3條線上的干擾，提高設(shè)備的抗干擾性能。

電磁兼容性設(shè)計(jì)是保證系統(tǒng)安全穩(wěn)定的重要指標(biāo)。參照實(shí)際的電磁環(huán)境，采用了隔離、消噪、退耦、消除自激振蕩、建立遲滯回路、濾波等軟硬件相結(jié)合的技術(shù)途徑，選擇了噪聲容限高的電子器件，在不同程度上對(duì)不同的電磁干擾進(jìn)行削弱，使基于FPGA的反應(yīng)堆控制保護(hù)系統(tǒng)的抗干擾能力得到了較大提高，有利于保證反應(yīng)堆的穩(wěn)定可靠運(yùn)行。