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FPGA設(shè)計(jì)中的亞穩(wěn)態(tài)及其緩解措施
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FPGA設(shè)計(jì)中的亞穩(wěn)態(tài)及其緩解措施
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同步與異步復(fù)位以及相關(guān)的亞穩(wěn)態(tài)狀況與設(shè)計(jì)可靠性
異步復(fù)位 相比 同步 復(fù)位： 1. 通常情況下（已知復(fù)位信號與時鐘的關(guān)系），最大的缺點(diǎn)在于異步復(fù)位導(dǎo)致設(shè)計(jì)變成了異步時序電路，如果復(fù)位信號出現(xiàn)毛刺，將會導(dǎo)致觸發(fā)器的誤動作，影響設(shè)計(jì)的穩(wěn)定
