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中科院微電子所在28nm RRAM存內(nèi)計(jì)算電路取得進(jìn)展
物聯(lián)網(wǎng)與人工智能技術(shù)的迅猛發(fā)展對(duì)邊緣節(jié)點(diǎn)計(jì)算平臺(tái)的實(shí)時(shí)數(shù)據(jù)處理能力與能效提出了更高的要求，基于新型存儲(chǔ)器的非易失存內(nèi)計(jì)算技術(shù)可以實(shí)現(xiàn)數(shù)據(jù)的原位存儲(chǔ)與計(jì)算、最小化數(shù)據(jù)搬運(yùn)帶來(lái)的功耗與延遲開(kāi)銷(xiāo)，從而大幅提升邊緣設(shè)備的數(shù)據(jù)處理能力與效能比。然而，由于基礎(chǔ)單元特性的非理想因素，陣列中的寄生效應(yīng)以及模數(shù)轉(zhuǎn)換電路的硬件開(kāi)銷(xiāo)，非易失存內(nèi)計(jì)算仍然面臨計(jì)算性能與能效方面的限制。圍繞上述關(guān)鍵問(wèn)題，微電子所劉明院士團(tuán)隊(duì)采用跨層次協(xié)同設(shè)計(jì)的方法，提出了高并行與高效能比的新型RRAM存內(nèi)計(jì)算結(jié)構(gòu)。
