擁塞

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基于65 nm工藝的SOC物理設(shè)計(jì)中的關(guān)鍵技術(shù)研究

摘要：隨工藝的演進(jìn)，集成電路發(fā)展已經(jīng)進(jìn)入超深亞微米階段，芯片的成本、，性能、功耗、信號(hào)完整性等問(wèn)題將成為制約SOC芯片設(shè)計(jì)的關(guān)鍵問(wèn)題。文章基于65GP工藝的實(shí)際項(xiàng)目模塊級(jí)物理設(shè)計(jì)，在現(xiàn)超深亞微米下，對(duì)芯片的低功耗、 congestion,信號(hào)完整，性等后端物理設(shè)計(jì)等關(guān)鍵問(wèn)題進(jìn)行了細(xì)致研究，并提出了一些新方法和新思想，從而提高了signoff的交付質(zhì)量，完成了tapeout要求。

《物聯(lián)網(wǎng)技術(shù)》雜志
2021-10-23

65GP 低功耗擁塞信號(hào)完整性簽核
FIFO隊(duì)列原理簡(jiǎn)述擁塞避免原理

　　擁塞管理是指網(wǎng)絡(luò)在發(fā)生擁塞時(shí)，如何進(jìn)行管理和控制。FIFO隊(duì)列不對(duì)報(bào)文進(jìn)行分類，按報(bào)文到達(dá)接口的先后順序讓報(bào)文進(jìn)入隊(duì)列，采用盡力而為的轉(zhuǎn)發(fā)模式，PQ隊(duì)列是針對(duì)關(guān)鍵業(yè)務(wù)應(yīng)用設(shè)計(jì)的。　

網(wǎng)絡(luò)協(xié)議
2020-07-28

fifo 計(jì)算機(jī)數(shù)據(jù)通信擁塞