clock-gating

IC設(shè)計(jì)：clock-gating的綜合實(shí)現(xiàn)

在ASIC設(shè)計(jì)中，項(xiàng)目會(huì)期望設(shè)計(jì)將代碼寫成clk-gating風(fēng)格，以便于DC綜合時(shí)將寄存器綜合成clk-gating結(jié)構(gòu)，其目的是為了降低翻轉(zhuǎn)功耗。因?yàn)楫?dāng)控制信號(hào)（vld_in)無效時(shí)，使用了clk-gating后的寄存器，其CK（clk）端口一直為0，因此不存在翻轉(zhuǎn)，能夠有效降低寄存器的翻轉(zhuǎn)功耗和對(duì)應(yīng)的時(shí)鐘樹的翻轉(zhuǎn)功耗。如下所示：下圖左側(cè)是DC綜合后的clk -gating結(jié)構(gòu)圖，使用了ICG模塊進(jìn)行時(shí)鐘gating，被gating后的時(shí)鐘連接到寄存器的CK端。右側(cè)是沒有被clk-gating的寄存器結(jié)構(gòu)圖。