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異步FIFO在FPGA與DSP通信中的運用
利用異步FIFO實現(xiàn)FPGA與DSP進(jìn)行數(shù)據(jù)通信的方案。FPGA在寫時鐘的控制下將數(shù)據(jù)寫入FIFO，再與DSP進(jìn)行握手后，DSP通過EMIFA接口將數(shù)據(jù)讀入。文中給出了異步FIFO的實現(xiàn)代碼和FPGA與DSP的硬件連接電路。經(jīng)驗證，利用異步FIFO的方法，在FPGA與DSP通信中的應(yīng)用，具有傳輸速度快、穩(wěn)定可靠、實現(xiàn)方便的優(yōu)點。
