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[導(dǎo)讀]在無(wú)線電系統(tǒng)中應(yīng)用數(shù)字波束成形,需要同時(shí)采樣天線陣列的低層信號(hào)。這需要保存信號(hào)到達(dá)每個(gè)天線節(jié)點(diǎn)的空間信息。雖然這種方案復(fù)雜度較高,會(huì)帶來(lái)額外的功耗,但其也具有一些顯著的優(yōu)點(diǎn)。

同步GHz采樣系統(tǒng)——不適合膽小者

在無(wú)線電系統(tǒng)中應(yīng)用數(shù)字波束成形,需要同時(shí)采樣天線陣列的低層信號(hào)。這需要保存信號(hào)到達(dá)每個(gè)天線節(jié)點(diǎn)的空間信息。雖然這種方案復(fù)雜度較高,會(huì)帶來(lái)額外的功耗,但其也具有一些顯著的優(yōu)點(diǎn):

·高信噪比(SNR)幫助提高無(wú)線鏈接容量,從而增加信號(hào)范圍

·使用天線陣列的空間特性避免干擾。因?yàn)楦蓴_來(lái)自某個(gè)特定方向,波束成形算法可使用零位技術(shù)消除干擾。

·高效率、大容量的無(wú)線鏈路意味著雷達(dá)系統(tǒng)可同時(shí)追蹤多個(gè)目標(biāo),或移動(dòng)電話網(wǎng)絡(luò)可支持多個(gè)通話。

今天,很多應(yīng)用使用波束成形,或者至少需要同步采樣。但是,在GHz頻率下工作時(shí),IC和板級(jí)的信號(hào)的傳播時(shí)間都非常重要。PCB走線被用于傳輸線,因此需保證信號(hào)線長(zhǎng)度匹配以保持相位信息。每厘米的線長(zhǎng)將增加60到75ps的傳遞時(shí)間。將其與6GHz采樣時(shí)鐘的166ps時(shí)鐘周期相比,可以看出板級(jí)的效應(yīng)會(huì)極大影響設(shè)計(jì)。這解釋了為什么在高速采樣系統(tǒng)中PCB布線是一個(gè)關(guān)鍵的因素。但是,還有另外一個(gè)因素會(huì)使設(shè)計(jì)變得困難,這個(gè)因素和時(shí)域有關(guān),稱為亞穩(wěn)態(tài)。


同步鏈為ESIstream帶來(lái)確定的延遲

亞穩(wěn)態(tài)描述了數(shù)字電路中的一種不確定的狀態(tài),隨著采樣率的提高,它成為了潛在的系統(tǒng)時(shí)序問(wèn)題的一個(gè)重要原因。用戶需用同步的方法對(duì)抗亞穩(wěn)態(tài),這正是引入同步鏈的方案的原因。

用戶需要一種可靠且簡(jiǎn)單的同步時(shí)序?qū)崿F(xiàn)方法。在Teledyne e2v,確定性同步圍繞著一對(duì)事件驅(qū)動(dòng)的差分電信號(hào)建立:同步和同步輸出信號(hào)(SYNCTRIG和SYNCO)。這些信號(hào)保證目標(biāo)轉(zhuǎn)換器的時(shí)序系統(tǒng)可被復(fù)位,并且所有的數(shù)字子系統(tǒng)都被恰當(dāng)?shù)劓i定到主參考時(shí)鐘。另外,這種同步方案可擴(kuò)展到大系統(tǒng)中的多個(gè)ADC。

這種方案的優(yōu)點(diǎn)在于非常簡(jiǎn)單——它無(wú)需額外的時(shí)鐘信號(hào),可保證系統(tǒng)生命周期內(nèi)多個(gè)并行通道的同步。一旦設(shè)計(jì)完成準(zhǔn)備生產(chǎn),可使用一個(gè)訓(xùn)練序列建立正確的系統(tǒng)同步。如果環(huán)境條件變化,比如溫度或電壓變化,系統(tǒng)時(shí)序參數(shù)保持不變。同步鏈提供了一個(gè)非??煽康耐皆?,這對(duì)產(chǎn)品量產(chǎn)是一個(gè)巨大的優(yōu)勢(shì)。

然后,為了實(shí)現(xiàn)確定性延遲,在ESIstream鏈路的接收端有一個(gè)簡(jiǎn)單的計(jì)數(shù)器和接收彈性緩沖,用于補(bǔ)償傳遞過(guò)程的最大線路延遲不確定度。

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圖9 ESIstream接收器中的幀計(jì)數(shù)器的位置

FPGA內(nèi)部的計(jì)數(shù)器模塊計(jì)算SYNCTRIG上升沿事件和“所有線路接收準(zhǔn)備好”事件之間的Rx的時(shí)鐘數(shù)。這些信息和彈性接收緩沖允許整個(gè)系統(tǒng)的接收數(shù)據(jù)對(duì)齊。這樣,利用ESIstream的產(chǎn)品帶有的信號(hào)鏈功能,將確定性行為擴(kuò)展到整個(gè)使用ESIstream的系統(tǒng)中的方法是可行的。


ESIstream VHDL模塊——發(fā)展的目標(biāo)

為了使ESIstream更加易于使用,Teledyne e2v的提出者Teledyne e2v 在 2018 年底啟動(dòng)了一個(gè)項(xiàng)目,研發(fā)ESIstream Tx和Rx的IP模塊,用于行業(yè)內(nèi)FPGA廠家(包括Xilinx和Intel)提供的通用FPGA。IP將支持不同的運(yùn)行速度,且適用于包括宇航級(jí)在內(nèi)的不同等級(jí)的應(yīng)用。毋庸置疑,IP的重點(diǎn)在于為T(mén)eledyne e2v現(xiàn)有的產(chǎn)品系列提供匹配的性能。為了實(shí)現(xiàn)這個(gè)固定功能的IP,Teledyne e2v在底層做了很多工作以動(dòng)態(tài)定義可配置的線速率模塊,包含一系列廣泛的數(shù)據(jù)轉(zhuǎn)換器采樣頻率,并支持更多可定義的功能。


串行化的未來(lái)

Teledyne e2v未來(lái)的開(kāi)發(fā)計(jì)劃還包括用于ESIstream物理層的光纖應(yīng)用。光纖允許轉(zhuǎn)換器被放置在距離FPGA很遠(yuǎn)的地方,而不是基于銅線的接口(PCB走線或同軸電纜)。通過(guò)將兩塊Xilinx VC709評(píng)估板使用四個(gè)SFP(小型可插拔)光線路連接并運(yùn)行在6Gsps的速度,證明了上述的特性。

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圖9 使用物理層的光纖演示ESIstream Tx和Rx

在經(jīng)過(guò)完整的測(cè)試和認(rèn)證后,VHDL代碼模塊將被放置在網(wǎng)站上,供用戶免費(fèi)下載。


ESIstream和JEDEC對(duì)比

ESIstream的系統(tǒng)級(jí)優(yōu)點(diǎn)可簡(jiǎn)單概括如下:

·無(wú)需每個(gè)器件的LMFC時(shí)鐘,無(wú)需LMFC時(shí)鐘的對(duì)齊操作。

·當(dāng)使用單個(gè)器件或采用同步鏈同步多個(gè)器件時(shí),無(wú)需考慮ESIstream同步信號(hào)的PCB線長(zhǎng)匹配。

·無(wú)需SYSREF,因此與JESD204B相比,ESIstream降低了硬件復(fù)雜度,實(shí)現(xiàn)了確定性操作。

·ESIstream系統(tǒng)中的確定的同步行為是通過(guò)一種叫做同步訓(xùn)練的特性(請(qǐng)參考其他文檔)實(shí)現(xiàn)的。ESIstream僅需要一次系統(tǒng)的訓(xùn)練。一旦得到延遲參數(shù),對(duì)于給定的設(shè)計(jì)這些延遲參數(shù)將維持不變。這意味著ESIstream是一種易于量產(chǎn)化的接口。

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結(jié)語(yǔ)

JESD204B子集1和2里描述的JEDEC數(shù)據(jù)串行化方法似乎解決了多通道數(shù)據(jù)轉(zhuǎn)換器系統(tǒng)的確定性操作的挑戰(zhàn)。這在一定程度上無(wú)疑是正確的,但是通常被忽視的是設(shè)計(jì)師在處理復(fù)雜傳輸和規(guī)格物理層需求時(shí)遇到的眾多挑戰(zhàn)。

工程師通常認(rèn)為用于信號(hào)處理SoC(FPGA或ASIC)的JESD204B許可證和核心IP可幫助解決大多數(shù)設(shè)計(jì)上的問(wèn)題。但是,據(jù)報(bào)道,很多事實(shí)和經(jīng)驗(yàn)表明,JESD204B引入的多域時(shí)鐘復(fù)雜度的時(shí)序約束,給PCB的設(shè)計(jì)帶來(lái)了很大的麻煩。

還有另外一個(gè)方法。ESIStream。ESIStream是一個(gè)開(kāi)源免費(fèi)的協(xié)議。它與JESD204B的性能等級(jí)相同,但能帶來(lái)更好的用戶體驗(yàn)。低復(fù)雜度,易于設(shè)計(jì),低功耗?,F(xiàn)在,隨著用于工業(yè)標(biāo)準(zhǔn)FPGA的Rx和Tx的IP模塊和VHDL代碼模塊的發(fā)布,大大降低了ESIstream的使用難度。目前IP模塊在開(kāi)發(fā)階段,會(huì)支持Teledyne e2v新數(shù)據(jù)轉(zhuǎn)換器的規(guī)格。另外,用戶可免費(fèi)下載適用于自己的高速串行項(xiàng)目的VHDL代碼模塊。

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