VHDL的port map映射時出現(xiàn)1166052WARNING - logical net 'clkin' has no load.

在使用lattice domiand時，出現(xiàn)了下面示圖現(xiàn)象，一個輸入信號總是出現(xiàn)在unconnected欄里，也即意味著你不能綁定管腳。

logical net 'clkin' has no load.

input pad net has no legal load.

雖然是警告，但是這樣你的功能就無法正常的測試實現(xiàn)了。

經(jīng)過幾次的反復檢查代碼，并沒有發(fā)現(xiàn)這個管腳的代碼有邏輯問題，或有被優(yōu)化的問題。

最后才發(fā)現(xiàn)，我的代碼使生成的sch文件在原理圖中進行線互聯(lián)的。包含這個信號cin的模塊管腳并不是所有的都畫了input/output端子。而問題就是出在這兒?。?！

因為比如說你只連接了input，在綜合時，編譯器會檢查輸入輸出，當在這個模塊時，只檢測到輸入，而沒有輸出，編程器默認為將無用的輸入管腳干掉了，所以你那個信號腳就變?yōu)榱藆nconnected了。

所以要確保你的所有管腳一定要有連接，除非你非?？隙莻€未連接的管腳對邏輯優(yōu)化沒影響。