利用FPGA設(shè)計(jì)一個(gè)簡(jiǎn)單的串口接收模塊

//UART串行口模塊,波特率9600bps

module?UART	(
					sys_clk,//系統(tǒng)時(shí)鐘輸入
					reset_n,//異步復(fù)位輸入
					Rx,//數(shù)據(jù)輸入引腳
					NewRxData,//接收到新數(shù)據(jù)
					RxDATA//RxDATA當(dāng)前接收的數(shù)據(jù)
				);
				
	input		sys_clk,reset_n,Rx;
	output	NewRxData;
	output?[7?:?0]?RxDATA;
	reg?[7?:?0]?RxDATA;
	
	parameter?SYS_CLK?=?20000000;//系統(tǒng)時(shí)鐘
	parameter?Rx_CLK?=?9600;//9600bps
	parameter?RxDATA_W?=?12;//波特率時(shí)鐘發(fā)生器分頻寄存器位寬
	parameter?RXCLK_DATA?=?SYS_CLK?/?Rx_CLK?-?1;//波特率分頻器時(shí)鐘分頻值?(2083)
	
	
	//波特率時(shí)鐘發(fā)生器
	reg	[RxDATA_W-1?:?0]?clk_cnt;
	reg	EN_RXCLK;//使能接收時(shí)鐘
	wire	RX_CLK;//接收波特率時(shí)鐘
	always?@?(posedge?sys_clk?or?negedge?reset_n)
		if(!reset_n)
			clk_cnt?<=?12'd0;	
		else?if(!EN_RXCLK)//不需要使能時(shí)鐘
			clk_cnt?<=?12'd0;	
		else?if(clk_cnt?==?RXCLK_DATA)
			clk_cnt?<=?12'd0;
		else
			clk_cnt?<=?clk_cnt?+?1'b1;
			
	assign?RX_CLK?=?(clk_cnt?==?RXCLK_DATA/2);//產(chǎn)生接收時(shí)鐘
	
	
	//接收數(shù)據(jù)線下降沿檢測(cè),用來啟動(dòng)數(shù)據(jù)接收
	//采用邊沿檢測(cè)法,因?yàn)閿?shù)據(jù)線空閑位高,起始位位低,因此1幀數(shù)據(jù)開始有一個(gè)下降沿
	reg?	RxThis,RxLast;
	wire	RxStart;
	always?@?(posedge?sys_clk?or?negedge?reset_n)
		if(!reset_n)?begin
			RxThis?=?1'b0;
			RxLast?=?1'b0;
			end
		else?begin
			RxLast?<=?RxThis;
			RxThis?<=?Rx;
			end
	
	assign?RxStart?=?RxLast&&(!RxThis);//產(chǎn)生起始信號(hào)　
	
	
	//數(shù)據(jù)接收控制邏輯
	reg?[10?:?0]?RxTemp;
	reg?[4?:?0]??RxState;
	reg?NewRxData;
	always?@?(posedge?sys_clk?or?negedge?reset_n)
		if(!reset_n)?begin
			RxDATA?=?8'd0;
			RxTemp?=?11'd0;
			RxState?=?5'd0;
			EN_RXCLK?=?1'b0;//停止接收時(shí)鐘
			NewRxData?=?1'b0;//去除新數(shù)據(jù)標(biāo)志
			end
		else?if((RxState==5'd0)?&&?RxStart)begin//有起始信號(hào),并且接收器空閑,則再次檢測(cè)起始信號(hào)
				EN_RXCLK?<=?1'd1;//啟動(dòng)接收時(shí)鐘
				RxState?<=?5'b1;?//進(jìn)入接收狀態(tài)機(jī)
				end
		else?if(RX_CLK)?begin?//每個(gè)接收時(shí)鐘啟動(dòng)一次
				case?(RxState)?//synthesis?full_case
					5'd1	:	begin
								RxTemp[0]?=?Rx;//接收起始位
								RxState?<=?5'd2;
								end
					5'd2	:	begin
								RxTemp[1]?=?Rx;//bit0
								RxState?<=?5'd3;
								end
					5'd3	:	begin
								RxTemp[2]?=?Rx;//bit1
								RxState?<=?5'd4;
								end
					5'd4	:	begin
								RxTemp[3]?=?Rx;//bit2
								RxState?<=?5'd5;
								end
					5'd5	:	begin
								RxTemp[4]?=?Rx;//bit3
								RxState?<=?5'd6;
								end
					5'd6	:	begin
								RxTemp[5]?=?Rx;//bit4
								RxState?<=?5'd7;
								end
					5'd7	:	begin
								RxTemp[6]?=?Rx;//bit5
								RxState?<=?5'd8;
								end
					5'd8	:	begin
								RxTemp[7]?=?Rx;//bit6
								RxState?<=?5'd9;
								end
					5'd9	:	begin
								RxTemp[8]?=?Rx;//bit7
								RxState?<=?5'd10;
								end
					5'd10	:	begin
								RxTemp[9]?=?Rx;//校驗(yàn)位
								RxState?<=?5'd11;
								end
					5'd11	:	begin
								RxTemp[10]?=?Rx;//結(jié)束位,接收完成
								EN_RXCLK?<=?1'b0;//停止接收時(shí)鐘
								RxState?<=?5'd0;//接收進(jìn)入空閑狀態(tài)
								if(!RxTemp[0]?&&?RxTemp[10])?begin//有正確的起始和停止位
									RxDATA?<=?RxTemp[8?:?1];//保存接收的數(shù)據(jù)
									NewRxData?=?1'b1;//新數(shù)據(jù)標(biāo)志置位
									end
								end
					endcase
			end?//end?else?if
		else
			NewRxData?=?1'b0;//去除新數(shù)據(jù)標(biāo)志
		
endmodule	
			

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