5G大規(guī)模部署可期！賽靈思RFSoC帶來顛覆性突破

通信技術(shù)的發(fā)展給我們的生活帶來了巨大的改變，人們享受手機上網(wǎng)體驗越來越好的同時，對于通信技術(shù)而言卻是一場場艱苦卓絕的戰(zhàn)斗。5G (Fifth Generation)，即第五代無線通信系統(tǒng)，是在走過模擬通信、第二代GSM、第三代CMDA和正在經(jīng)歷的第四代LTE系統(tǒng)之后，通信人正在攀登的另一座高峰。

2月22日，賽靈思(Xilinx)在北京舉行發(fā)布會，會上賽靈思為我們帶來了5G無線顛覆性的技術(shù)突破—RFSoC。想想5G終于快到大規(guī)模部署的時刻，小編的手機已經(jīng)饑渴難耐。

影響5G大規(guī)模部署的關(guān)鍵因素

作為一個通信人，要拿下5G這場戰(zhàn)斗并不簡單，有三大關(guān)鍵問題需要克服。

首先是頻譜效率，將毫米波傳輸應用于新一代的超高帶寬系統(tǒng)這是非常重要的一點，像愛立信、諾基亞、華為這些公司都在做毫米波的通信原型;當然還有基帶，這也是5G非常重要的一部分;另外就是遠端的射頻單元包括大規(guī)模的MIMO。

賽靈思產(chǎn)品營銷副總裁Tim Erjavec稱：“在4G LTE的情況，從遠端的射線和天線的連接需要耗費大量的功率，效率并不是非常高，為了幫助4G提高，我們開發(fā)了天元天線技術(shù)進行集成，滿足了今天很多LTE提出的挑戰(zhàn)，但是如果要實現(xiàn)5G，要在更高的射頻頻率下進行工作，這方面是遠遠不夠的。為此，賽靈思推出了RFSoC，它能實現(xiàn)了50%-75%的功耗和封裝尺寸的縮減。”

Xilinx產(chǎn)品營銷副總裁Tim Erjavec

在下圖的第二個例子中，我們可以看到很多很多像瓦片狀的天線，這就是天元天線的MIMO，可以實現(xiàn)非常密集化的部署。而發(fā)射射頻率更高的5G，這種天線數(shù)量將更多。

首先，我們來看看RFSoC的架構(gòu)：

從上圖我們可以看到，這個片上系統(tǒng)集成了ARM處理器、RF模擬區(qū)塊、當然還有賽靈思最基礎的FPGA區(qū)塊。那么，賽靈思是如何實現(xiàn)如此低功耗和小封裝的呢? 更高水平的工藝當然是一個重要的原因，RFSoC采用16nm工藝制造，此外，賽靈思SoC中設計的改變也是非常重要的進步。

RFSoC低功耗小封裝的秘密

傳統(tǒng)的可編程SoC設計12×12的射頻單元，采用前端射頻，它里面也有對處理系統(tǒng)的一個控制，這個器件是通過傳統(tǒng)的ADC和DAC的進行連接的。

如上圖所示，大家可以看到ADC、DAC和SoC的互聯(lián)，這些所有的互聯(lián)環(huán)節(jié)都需要消耗功率，包括SoC RFSoC元素都需要消耗功率。采用這種分類是的ADC和DAC轉(zhuǎn)換器，收發(fā)器有兩個，而在5G時代如果大規(guī)模的MIMO，可能會有64個，數(shù)量會大大增加，消耗的功率也會大大增加。

Xilinx通訊市場總監(jiān)Harpinder S Matharu稱：“賽靈思將數(shù)據(jù)轉(zhuǎn)換器和SoC集成，這樣不僅僅能夠節(jié)約功耗，另外一方面能夠減少尺寸，因為它的設計更加簡單，所以它的設計周期也能夠有所縮短。”

Xilinx通訊市場總監(jiān)Harpinder S Matharu

目前，中國移動采用的8x8 2.6G HZ，如果采用可編程器件的話，它的功耗就是23W，如果采用射頻ADC、DAC組件的話功耗是32W，如果是分立實現(xiàn)方法的總功耗就是55W，而將數(shù)字轉(zhuǎn)換器子系統(tǒng)和SoC進行集成，功耗僅僅只有27W。這對于5G市場的需求滿足來說是一個突破性的創(chuàng)新，它使得無線電部署功耗能夠降低50%。

這具體是怎么樣一個過程呢?我們來看看。如下圖：

傳統(tǒng)的IF采樣流程：天線接收到的信號，進入到濾波器，經(jīng)過放大過程，進入混頻器，上端有一個振蕩器，進行濾波和放大，最后到數(shù)據(jù)轉(zhuǎn)換器。

采用這種ADC的方法，或者基帶ADC對信號進行調(diào)節(jié)電路的處理，這個過程當中會出現(xiàn)信號損失情況，還有非線性的雜質(zhì)也會滲透到這個過程當中。而且由于采用40nm的老的工藝技術(shù)，功耗也較高。而且設計也非常復雜。

Xilinx通訊市場總監(jiān)Harpinder S Matharu稱：“這是業(yè)界非常普遍的一個問題，很多其他公司也推出了一些解決方案，來實現(xiàn)直接的RF采樣解決方案，比如RF ADC有混頻器和濾波器的電路，進行抽差的分解。但是這樣的解決方法并不能夠根本上解決問題，RF ADC雖然采集率提高，但是它采用的是45納米的老技術(shù)，所以它的功耗是非常高的。還有一些DSP支持的解決方法，在靈活性方面也做的不夠，尤其連接方面，因為一端需要支持非常高速的I/O，功耗和封裝尺寸都是比較大，設計非常復雜。”

賽靈思如何實現(xiàn)RF模擬集成SoC?

如上圖，右側(cè)上端是RF ADC，首先可以看到有不同的單元，通過相位補償對信號進行調(diào)整，還有I/Q混頻，加上相應的振蕩器。還有抽取這樣一個階段，是一個降頻階段，進行內(nèi)部接口的時候，可以在更低的射頻頻段上進行運行。能夠?qū)崿F(xiàn)前端的優(yōu)化運行，降低功耗。

Xilinx通訊市場總監(jiān)Harpinder S Matharu稱：“這是RFSoC前端的運行情況，可以看一下在這個接口的地方運行頻率更低，然后進行內(nèi)差的階段，然后又經(jīng)過I/Q混頻和相位的補償。通過這樣RF ADC和RF DAC轉(zhuǎn)換情況，是最好的設計，能夠適應相應的設計頻普。前端射頻頻段是完全獨立，而且整個設計能夠達到完全最優(yōu)化的狀態(tài)。這是一個非常獨特的設計，能夠把數(shù)字和模擬的優(yōu)勢進行結(jié)合。”

寫在最后

在FPGA領(lǐng)域，賽靈思與英特爾Altera這兩大巨擎占據(jù)了絕對的統(tǒng)治地位。而在5G部署方面，憑借不斷積累的技術(shù)，賽靈思拿下了80%的市場份額?？梢哉f，已經(jīng)部署5G的五到六家通信廠商里面，至少五家是采用了賽靈思的技術(shù)。

事實上，早在2012年，賽靈思已經(jīng)開始做集成ADC器件的SoC，但由于當時主推集成高速模擬的ADC&DAC的Virtex-7，而錯過了RFSoC，此次，在5G即將成熟之際，賽靈思攜RFSoC將給5G大規(guī)模部署帶來巨大的推動。