半導(dǎo)體制程已經(jīng)進(jìn)展到3nm，明年就將向2nm和1nm進(jìn)發(fā)！

近年來，摩爾定律走向物理極限的論調(diào)甚囂塵上，但比利時微電子研究中心 (IMEC) 近日表示，1nm制程2027年就可實用化，更進(jìn)一步的0.7nm則預(yù)計將在2029年后量產(chǎn)。據(jù)日媒報道，IMEC素有“全球半導(dǎo)體產(chǎn)業(yè)背后頭腦”之稱，公司CEO Luc Van den hove博士在接受采訪時強(qiáng)調(diào)，搭配全新技術(shù)，“摩爾定律要前進(jìn)多少個世代都不是問題。”2nm及以下制程開發(fā)進(jìn)度方面，臺積電和三星電子都計劃在2025年投入2nm制程量產(chǎn)。

英特爾同樣正急起直追，IBM則已于5月宣布，在2nm制程的測試生產(chǎn)取得成果。另據(jù)Van den hove稱，IMEC和ASML合作的EUV機(jī)臺研發(fā)工作正在進(jìn)行，日本的TEL也參與其中，預(yù)計測試機(jī)臺可在2023年初完成，也有企業(yè)打算在2026年投入量產(chǎn)。Van den hove認(rèn)為，隨著半導(dǎo)體性能大幅提升，將使得家電、機(jī)器人這類“邊緣設(shè)備”有效應(yīng)用AI科技，未來AI技術(shù)將在云端計算和邊緣設(shè)備之間取得平衡，而計算的分散也有望降低數(shù)據(jù)在送往數(shù)據(jù)中心過程中產(chǎn)生的電能消耗。

半導(dǎo)體制程已經(jīng)進(jìn)展到了3nm，今年開始試產(chǎn)，明年就將實現(xiàn)量產(chǎn)，之后就將向2nm和1nm進(jìn)發(fā)。相對于2nm，目前的1nm工藝技術(shù)完全處于研發(fā)探索階段，還沒有落地的技術(shù)和產(chǎn)能規(guī)劃，也正是因為如此，使得1nm技術(shù)具有更多的想象和拓展空間，全球的產(chǎn)學(xué)研各界都在進(jìn)行著相關(guān)工藝和材料的研究。

上周，IBM和三星公布了一種在芯片上垂直堆疊晶體管的新設(shè)計，被稱為垂直傳輸場效應(yīng)晶體管 (Vertical Transport Field Effect Transistors，VTFET)。當(dāng)前的處理器和SoC，晶體管平放在硅表面上，然后電流從一側(cè)流向另一側(cè)。相比之下，VTFET彼此垂直，電流垂直流動。該技術(shù)有望突破1nm制程工藝瓶頸。

IBM和三星表示，這種設(shè)計有兩個優(yōu)點。首先，它可以繞過許多性能限制，將摩爾定律擴(kuò)展到IBM當(dāng)前的納米片技術(shù)之外，更重要的是，由于電流更大，該設(shè)計減少了能源浪費，他們估計VTFET將使處理器的速度比采用 FinFET 晶體管設(shè)計的芯片快兩倍或功耗降低 85%。IBM和三星聲稱，這一工藝技術(shù)有望允許手機(jī)一次充電使用整整一周。他們表示，它還可以使某些能源密集型任務(wù)(包括加密采礦)更加節(jié)能，因此對環(huán)境的影響較小。IBM 和三星尚未透露他們計劃何時將該工藝技術(shù)商業(yè)化。他們并不是唯一一家試圖突破 1 nm瓶頸的公司。今年5月，臺積電與合作伙伴發(fā)布了1nm工藝技術(shù)路徑;7 月，英特爾表示，其目標(biāo)是在 2024 年之前完成埃級芯片的設(shè)計。該公司計劃使用其新的“英特爾 20A”制程節(jié)點和 RibbonFET 晶體管來實現(xiàn)這一目標(biāo)。

就邏輯元件而言，隨著微縮化發(fā)展，其晶體管的結(jié)構(gòu)從長年以來的平板型(Planner)結(jié)構(gòu)到FinFET結(jié)構(gòu)，在2納米以后，TSMC、英特爾正試圖采用GAA(Gate-All-Around，全環(huán)繞柵極)納米片(Namo-sheet)壓層結(jié)構(gòu)。英特爾稱之為“RibbonFET”。此外，三星率先宣布已經(jīng)從3納米過度到GAA納米層(三星稱之為“MBCFET(Multi Bridge Channel FET)”)。

就14 節(jié)點而言，imec提案了原用于CMOS的Forksheet結(jié)構(gòu)(將p型和n型納米片晶體管成對排列，由于類似于用餐的叉子，所以命名為Forksheet)，并一直在研發(fā)。就10節(jié)點而言，imec試圖采用CEFT結(jié)構(gòu)(Complementary FET，在硅表面垂直堆疊P-channel FET和N-channel FET)，制作CMOS。在1納米(10)以及以下節(jié)點，計劃采用原子形狀的溝道(Atomic Channel)，其溝道采用厚度為1~多個原子層的2D材料。此外，imce所指的2D材料為半導(dǎo)體單層過渡金屬二硫?qū)倩?Dichalcogenide)，化學(xué)式為MX2。此處的M為Mo(鉬)、W(鎢)等過渡金屬元素。X為硫、Se硒、Te(碲)等硫硒碲化合物(16類元素)，imec通過采用2D材料和High NA EUV，開拓了1納米以下的工藝。

在上月的ITF大會上，半導(dǎo)體行業(yè)大腦imec(比利時微電子研究中心)公布的藍(lán)圖顯示，2025年后晶體管進(jìn)入埃米尺度(?，angstrom，1埃 = 0.1納米)，其中2025對應(yīng)A14(14?=1.4納米)，2027年為A10(10?=1nm)、2029年為A7(7?=0.7納米)。

當(dāng)時imec就表示，除了新晶體管結(jié)構(gòu)、2D材料，還有很關(guān)鍵的一環(huán)就是High NA(高數(shù)值孔徑)EUV光刻機(jī)。其透露，0.55NA的下代EUV光刻機(jī)一號試做機(jī)(EXE:5000)會在2023年由ASML提供給imec，2026年量產(chǎn)。

不過，本月與媒體交流時，ASML似乎暗示這個進(jìn)度要提前。第一臺高NA EUV光刻機(jī)2023年開放早期訪問，2024年到2025年開放給客戶進(jìn)行研發(fā)并從2025年開始量產(chǎn)。

據(jù)悉，相較于當(dāng)前0.33NA的EUV光刻機(jī)，0.55NA有了革命性進(jìn)步，它能允許蝕刻更高分辨率的圖案。

分析師Alan Priestley稱，0.55NA光刻機(jī)一臺的價格會高達(dá)3億美元(約合19億元)，是當(dāng)前0.33NA的兩倍。

早在今年7月，Intel就表態(tài)致力于成為高NA光刻機(jī)的首個客戶，Intel營銷副總裁Maurits Tichelman重申了這一說法，并將高NA EUV光刻機(jī)視為一次重大技術(shù)突破。隨著硅基半導(dǎo)體不管逼近物理極限，業(yè)界都在尋求其他的替代材料。而近日臺灣大學(xué)聯(lián)手臺積電、美國麻省理工學(xué)院的研究，發(fā)現(xiàn)了二維材料結(jié)合半金屬鉍可以實現(xiàn)極低的接觸電阻，接近量子極限，并將這一研究發(fā)現(xiàn)發(fā)表于自然期刊，這對于1nm以下的半導(dǎo)體制程來說是一次巨大的突破。

當(dāng)前主流半導(dǎo)體制程已經(jīng)發(fā)展至3nm和5nm，乃至IBM也在近期推出了2nm，但單位面積內(nèi)所能容納的晶體管數(shù)目也已經(jīng)逼近硅的物理極限，雖說制程突破受制于生產(chǎn)設(shè)備，卻也有半導(dǎo)體材料的因素在其中。

石墨烯等二維材料自發(fā)現(xiàn)以來被視為下一代半導(dǎo)體的材料，但多數(shù)二維材料卻因為高電阻與低電流的限制，一直無法取代硅基半導(dǎo)體。而麻省理工團(tuán)隊首先發(fā)現(xiàn)二維材料與半金屬鉍結(jié)合可以有效降低電阻，提升電流的傳輸效率。臺積電技術(shù)研究部門隨后對鉍沉積制程進(jìn)行了優(yōu)化，最后臺大團(tuán)隊利用造價數(shù)千萬的氦離子束微影系統(tǒng)將元件通道成功縮小至納米級，才得出這一研究成果。