為什么縮放模擬以進(jìn)行電源完整性分析至關(guān)重要第二部分

大型模擬設(shè)計(jì)的電源完整性分析

這一切對片上系統(tǒng) (SoC) 和電子設(shè)計(jì)自動(dòng)化 (EDA) 行業(yè)意味著什么?這些傳感器系統(tǒng)的規(guī)模和復(fù)雜性推動(dòng)了您一直聽到的趨勢——處理能力、帶寬和網(wǎng)絡(luò)。同時(shí)，這種尺寸和復(fù)雜性導(dǎo)致傳統(tǒng)模擬設(shè)計(jì)和驗(yàn)證流程的中斷。傳統(tǒng)的模擬 EDA 工具根本不像數(shù)字工具那樣可擴(kuò)展。傳感器可以變大。更重要的是，今天設(shè)計(jì)的模擬系統(tǒng)結(jié)合了幾十個(gè)模塊。典型的模擬設(shè)計(jì)和驗(yàn)證流程對于這些模塊可能工作得很好，但系統(tǒng)呢?它可以運(yùn)行到數(shù)千萬個(gè)晶體管?數(shù)字在很久以前就面臨并克服了擴(kuò)展障礙，但直到現(xiàn)在，模擬已經(jīng)能夠管理可擴(kuò)展性問題，而不是解決它。為什么有區(qū)別?

層次結(jié)構(gòu)是在電路設(shè)計(jì)中發(fā)現(xiàn)和解決問題的標(biāo)準(zhǔn)方法。雖然模擬電路確實(shí)是分層的，但它們并沒有在整個(gè)流程中使用為數(shù)字流程開發(fā)的相同類型的抽象。在連續(xù)波形世界中，抽象電路要困難得多，因?yàn)槟荒芟裨跀?shù)字電路中那樣將所有內(nèi)容都減少為零和一、轉(zhuǎn)換速率和簡化模型。在模擬電路分析中，SPICE 為王。當(dāng)您的模擬電路變得太大而無法及時(shí)進(jìn)行 SPICE 仿真時(shí)，您開始不得不應(yīng)用不太準(zhǔn)確的工具或您自己的工程判斷來仿真選定的子電路。

大型晶體管級電路的電源完整性本身就是這些解決方法之一。對于電源完整性分析，您必須確定您的電路(在硅中實(shí)現(xiàn))是否會(huì)在您考慮到由從系統(tǒng)級向下通過電網(wǎng)傳輸?shù)礁鱾€(gè)晶體管的電流所產(chǎn)生的所有那些討厭的電壓降之后，是否會(huì)按預(yù)期運(yùn)行。對于非常小的電路，只需提取完整的已實(shí)現(xiàn)電路布局的寄生參數(shù)并進(jìn)行布局后仿真即可。沒問題。

但是，隨著您的電路變大，這些寄生效應(yīng)的總和會(huì)導(dǎo)致您的 SPICE 仿真陷入困境。過去 20 年的 EDA 電源完整性解決方案一直是僅使用信號寄生參數(shù)運(yùn)行布局后 SPICE 仿真，然后獲取這些波形并將它們傳遞給包括電網(wǎng)寄生參數(shù)的二次仿真。這種方法之所以有效，是因?yàn)榉蔷€性 SPICE 仿真在沒有電網(wǎng)寄生效應(yīng)的情況下具有降階，并且二次仿真非常大，但是是線性的。然而，仍然存在一個(gè)電路尺寸，即使是僅信號 SPICE 仿真也太多了?，F(xiàn)代模擬和傳感器設(shè)計(jì)很久以前就超過了這個(gè)限制。

當(dāng)然，今天人們正在設(shè)計(jì)和生產(chǎn)這些設(shè)計(jì)，所以他們必須有一種方法來獲得他們需要的答案。確實(shí)，它們是，但要付出代價(jià)。該成本包括工程時(shí)間和過度設(shè)計(jì)。當(dāng)規(guī)模成為問題時(shí)，總有辦法找到近似解決方案。只需花費(fèi)大量的工程精力和時(shí)間來創(chuàng)建降階分析，或移除部分電路，或?qū)﹄娐返摹懊舾胁糠帧边M(jìn)行詳細(xì)模擬?；蛘?，也許只是簡單地加大走線的尺寸以最大限度地減少電壓降，這會(huì)帶來其他成本，例如面積和電容。這就是設(shè)計(jì)公司今天所處的情況——他們需要在產(chǎn)品中使用這些傳感器系統(tǒng)，但缺乏好的工具會(huì)浪費(fèi)他們的時(shí)間和金錢，并給他們的產(chǎn)品帶來額外的風(fēng)險(xiǎn)。

公司如何讓他們的模擬設(shè)計(jì)及時(shí)流片，同時(shí)仍然確保電源完整性和運(yùn)行可靠性?需要一種 EDA 解決方案，為設(shè)計(jì)團(tuán)隊(duì)提供快速、可擴(kuò)展和準(zhǔn)確的模擬布局分析，從最小的模塊到最大的模擬電路，甚至是全芯片設(shè)計(jì)。通過為模擬設(shè)計(jì)團(tuán)隊(duì)提供與其數(shù)字同行相同水平的可擴(kuò)展性和性能，公司可以確保他們的模擬設(shè)計(jì)滿足與電源相關(guān)的設(shè)計(jì)目標(biāo)和性能標(biāo)準(zhǔn)，以及他們的流片時(shí)間表。

完整的 EM/IR 分析

在 Siemens EDA，我們開發(fā)了一個(gè)新的工具套件，它將首次為模擬設(shè)計(jì)人員提供完整的電遷移 (EM) 和電壓降 (IR) 分析可擴(kuò)展性。我們的mPower工具對最大、最復(fù)雜的塊和芯片執(zhí)行基于仿真的 EM/IR 分析，以實(shí)現(xiàn)對 5G 傳感器、人工智能、多核、小芯片、機(jī)器學(xué)習(xí)和其他大型復(fù)雜 SoC 系統(tǒng)的快速、準(zhǔn)確的電源完整性分析。這種可擴(kuò)展的功能為設(shè)計(jì)人員提供了所需的詳細(xì)分析，讓設(shè)計(jì)人員能夠自信地簽署制造設(shè)計(jì)，同時(shí)通過塊級 SPICE 仿真提供全芯片和陣列分析，從而實(shí)現(xiàn)更快的整體周轉(zhuǎn)時(shí)間。通過使用布局前 SPICE 仿真，它還可以在設(shè)計(jì)周期的早期實(shí)現(xiàn)更快的迭代。

為了成功滿足對包含傳感器系統(tǒng)的產(chǎn)品不斷增長的需求，模擬設(shè)計(jì)公司必須確保他們的 SoC 能夠提供消費(fèi)者期望和要求的電源完整性和運(yùn)行可靠性。為了保持和擴(kuò)大市場份額，他們還必須能夠按時(shí)交付他們的 SoC。隨著用于模擬設(shè)計(jì)的自動(dòng)電源完整性分析工具的出現(xiàn)，這些目標(biāo)現(xiàn)在更加現(xiàn)實(shí)和可實(shí)現(xiàn)。