接地共面波導(dǎo)射頻饋線的優(yōu)化，第二部分E場測試

下圖顯示了不同接地平面切口寬度的模擬 E‐Field 圖以及原始 PCB 設(shè)計。這些 E‐Field 圖用于確認(rèn)結(jié)構(gòu)設(shè)計正確并發(fā)現(xiàn)任何問題區(qū)域。例如，在具有較小寬度的第 2 層接地平面切口的模擬中，可以看到共面跡線的 E‐Field 與第 2 層接地平面強(qiáng)烈耦合，從而降低了跡線的阻抗。

每種配置將呈現(xiàn)兩個圖。E‐場強(qiáng)圖顯示電介質(zhì)（FR4、阻焊層和走線上方的空氣）中 E‐場的圖表，顏色編碼以指示場強(qiáng)。矢量圖以矢量格式顯示 E‐場。這也是顏色編碼以反映場強(qiáng)。

下圖顯示了在 Ansoft Q2D 中建模的 GCPW，其中標(biāo)出了組成結(jié)構(gòu)。查看 E‐field 圖時，使用此圖來確定方向。第 3 層的返回接地平面未顯示在該圖中，也未顯示在 E‐field 圖中。

在 Ansoft Q2D 中建模的 GCPW

原始設(shè)計：3 mil 共面間隙，30 mil 第 2 層接地平面間隙：下圖顯示了原始設(shè)計中的 E‐Field，共面間隙為 3‐mil，第 2 層接地平面間隙為 30‐mil。共面走線與第 2 層接地平面之間的耦合非常強(qiáng)。這種強(qiáng)耦合加上太小的共面間隙導(dǎo)致模擬的共面阻抗為 36.5 歐姆。

原始設(shè)計：3 mil 共面間隙，30 mil 第 2 層接地平面間隙

錯誤設(shè)計：5.7 mil 共面間隙，35 mil 第 2 層接地平面間隙：下圖顯示了阻抗優(yōu)化的 5.7 mil 共面間隙設(shè)計的 E‐Field，但第 2 層接地平面的間隙寬度為 35 mil。這說明了（相對常見的）情況，即設(shè)計人員使用正確的共面間隙，但錯誤地將第 2 層接地間隙實現(xiàn)為與總共面接地間隙（35 mil）相同的寬度。如我們所見，從共面走線到第 2 層接地平面的耦合相當(dāng)強(qiáng)，這導(dǎo)致模擬的共面阻抗為 46.5 歐姆。

錯誤設(shè)計：5.7 mil 共面間隙，35 mil 第 2 層接地平面間隙

優(yōu)化設(shè)計：5.7 mil 共面間隙，58 mil 第 2 層接地平面間隙：下圖顯示了阻抗優(yōu)化的 5.7 mil 共面間隙和第 2 層接地平面中 58 mil 寬間隙的設(shè)計的 E‐Field。L2 接地平面間隙優(yōu)化掃描顯示，第 2 層接地平面中大于 58 mil 的間隙不會顯著影響阻抗；因此，接地平面切口設(shè)置為 58 mil。

在這種配置中，與第 2 層接地平面的耦合很小，模擬阻抗為 49.9 歐姆。

優(yōu)化設(shè)計：5.7 mil 共面間隙，58 mil 第 2 層接地平面間隙

大接地平面切口：5.7 mil 共面間隙，75 mil 第 2 層接地平面間隙：下圖顯示了具有阻抗優(yōu)化的 5.7‐mil 共面間隙和第 2 層接地平面中 75‐mil 寬間隙的設(shè)計的 E‐Field。該圖顯示，如果第 2 層接地平面間隙加寬超過 58 mil，L2 接地平面耦合不會顯著減少。但這種寬接地平面間隙可能會干擾 PCB 上的其他布線。

在這種配置中，與第 2 層接地平面的耦合非常低，模擬阻抗為 50.0 歐姆。

大型接地平面切口：5.7 mil 共面間隙，75 mil 第 2 層接地平面間隙

結(jié)論

免費(fèi)阻抗計算工具通常功能有限。它們可能允許您或不允許您對凹蝕或阻焊層進(jìn)行建模，并且它們通常不適合對多層幾何結(jié)構(gòu)中各層之間的場相互作用進(jìn)行建模。

對于多層堆疊上的某些接地共面配置，共面接地參考平面可能是共面跡線下方的兩個或更多個 PCB 層。這需要在位于接地平面參考層上方的那些層上的共面跡線下方設(shè)置一個銅禁區(qū)。試圖直觀地估計該銅禁區(qū)的最佳尺寸充其量是困難的。低估禁區(qū)的尺寸可能會導(dǎo)致不可預(yù)見的電磁場相互作用，而高估禁區(qū)的尺寸可能會導(dǎo)致 PCB 設(shè)計上寶貴的布線面積不必要地?fù)p失。

一些設(shè)計人員使用眾多可用的傳輸線工具之一來使其走線的阻抗“足夠接近”，然后他們依靠他們的工廠使用商業(yè)阻抗計算器（例如 Polar）來計算正確的幾何形狀并在蝕刻電路板時撥入阻抗。不幸的是，這種方法無法捕捉 PCB 結(jié)構(gòu)之間無意耦合的問題，因為工廠不使用 PCB 上的實際走線來測量電路板制造過程中的阻抗。相反，工廠使用蝕刻有設(shè)計人員的走線幾何形狀的測試試樣。這些測試試樣不會復(fù)制 PCB 設(shè)計上發(fā)生的與附近結(jié)構(gòu)的無意耦合。因此，工廠將無法補(bǔ)償這些相互作用，并且電路板上的 PCB 走線的阻抗將不正確，即使測試試樣具有正確的阻抗。

如果您正在設(shè)計接地共面波導(dǎo)到您的電路板上，那么您會希望第一次就做好。大多數(shù) Wi-Fi 和藍(lán)牙設(shè)計在電路板啟動時似乎工作正常，即使天線饋線嚴(yán)重不匹配。但是，在您已經(jīng)宣布勝利之后，糟糕的設(shè)計幾乎總會在范圍測試或數(shù)據(jù)完整性測試中顯現(xiàn)出來。