基于TLV1562的四通道高速實時數(shù)據(jù)采集系統(tǒng)的設計

1 引言

在雷達雜波對消器設計時，傳統(tǒng)的方法是采用中頻對消，即雜波的抑制在中頻上實現(xiàn)。早期的中頻對消器常采用ＳＡＷ(聲表面波)和ＣＣＤ(電荷耦合器件)等模擬延時線。由于數(shù)字信號處理所具有的突出優(yōu)點,尤其是數(shù)字集成電路的發(fā)展以及可編程邏輯器件功能的日益強大,使得數(shù)字式矢量對消器成為當前及今后的主要工作模式。而對雷達信號的采集與處理成為最為關鍵的環(huán)節(jié)，在設計中筆者選擇了精度為10位的高速低功耗可重配置TLV1562，在較低成本下實現(xiàn)了多通道數(shù)據(jù)采集處理 。

2 系統(tǒng)設計與實現(xiàn)

2.1系統(tǒng)總體設計

系統(tǒng)設計框圖如圖1所示，以TLV1562為核心的前端采集系統(tǒng)是整個系統(tǒng)的一部分。整個系統(tǒng)由信號調理、信號采樣、高速信號處理（數(shù)字對消）以及波形回放等組成。信號調理電路是對經(jīng)相干檢波送來的信號進行壓縮調整以滿足TLV1562的采樣電平；信號采樣是完成模擬信號的數(shù)字化（由TLV1562完成）；高速數(shù)字信號處理是在CPLD內完成數(shù)字式對消算法；由AD7533構成的波形回放部分是將對消處理過信號送到顯示屏顯示[3.4.5]

圖1 雷達對消器系統(tǒng)總框圖

2.2信號調理電路與A/D參考基準源的設計

由于對于規(guī)定的電源電壓AVDD，TLV1562的模擬輸入信號的范圍為0.8~（AVDD-1.9伏），所以必須要對相干檢波出來的模擬信號進行處理，使其滿足要求。設計中，采用了如圖2所示的調理電路，R4用來調整輸入信號SIG4的幅度范圍，Vr-是由TL431調整出來的一個基準電壓，用來控制信號的直流電壓[3]。

圖2 信號調理電路

TLV1562有兩個基準輸入引腳--REFP和REFM。這兩個腳上的電平分別是產生滿度（full-scale）和零度（zero-scale）讀數(shù)的模擬輸入的上下限。根據(jù)要求基準電壓必須滿足

下列條件：

VREFP<=AVDD-1V ;

AGND+0.9V<VREFM ;

3V>=(VREFP-VREFM)>=0.8V 。

所以設計中采用圖3所示的基準設計。通過調整R31和R32，使VREFP與VREFM滿足上訴要求。

圖3 EP1K100與TLV1562的接口時序圖

2.3 采集系統(tǒng)的設計

2.3.1 接口時序圖

CPLD與TLV1562的接口時序圖見圖4。DISTANCE_PULSE是距離門脈沖,周期為512μs（80Km）或1024μs（160Km）,SAMPLE_PULSE是采樣開始脈沖，一旦監(jiān)測到其上升沿采集系統(tǒng)就開始啟動，START被置為高電平，TLV1562的CS置為低。WR、RD、INT的時序圖是TLV1562的內部轉換模式時序圖。當WR出現(xiàn)兩次低電平后，便完成了對寄存器CR0和CR1的配置，即實現(xiàn)了A/D轉換的初始化。A/D轉換結束，輸出低電平信號INT有效，信號RD讀取A/D轉換結果并復位INT信號，完成一個轉換周期，并開始準備下一次轉換。


2.3.2 CPLD對TLV1562接口的實現(xiàn)

由于TLV1562芯片是可配置A/D轉換器，其配置轉換時序圖見圖。所以如何利用CPLD實現(xiàn)對TLV1562的配置與讀寫是關鍵技術之一。對于TLV1562的讀寫控制易于實現(xiàn)，而對于其配置，由于是對四通道循環(huán)采集，較為復雜。在TLV1562中有兩個寄存器需要配置，也就是要有兩次寫，而每次配置的數(shù)據(jù)還不一樣（見表一），所以應該在每次寫的時候都應相應的提供數(shù)據(jù)。整個配置過程用VHDL語言采用有限狀態(tài)機的方式來實現(xiàn)。定義5個狀態(tài)，分別為st0,st1,st2,st3，ST4，st0是空閑態(tài)，st1,st2,st3，ST4是對應相應采集通道的狀態(tài)，INDEXREG[1..0]是用來監(jiān)測寫信號的第幾次寫的標識碼。 程序如下：

表一 控制寄存器配置表

3 結束語

文中詳述了基于TLV1562和EP1K100的多通道高速采集系統(tǒng)的設計及實現(xiàn)方法，將該采集系統(tǒng)應用到雷達數(shù)字式對消器中，結果證明精度和速度都能滿足要求。實現(xiàn)了在較低的成本下實施多通道數(shù)據(jù)采集處理。

編輯：博子