超低功耗、高集成的模擬前端芯片MAX5865是針對便攜式通信設(shè)備?例如手機、PDA、WLAN以及3G無線終端?而設(shè)計的,芯片內(nèi)部集成了雙路8位接收ADC和雙路10位發(fā)送DAC,可在40Msps轉(zhuǎn)換速率下提供超低功耗與更高的動態(tài)性能。芯片中的ADC模擬輸入放大器為全差分結(jié)構(gòu),可以接受1VP-P滿量程信號;而DAC模擬輸出則是全差分信號,在1.4V共模電壓下的滿量程輸出范圍為400mV。利用兼容于SPITM和MICROWIRETM的3線串行接口可對工作模式進行控制,并可進行電源管理,同時可以選擇關(guān)斷、空閑、待機、發(fā)送、接收及收發(fā)模式。通過3線串口將器件配置為發(fā)送、接收或收發(fā)模式,可使MAX5865工作在FDD或TDD系統(tǒng)。在TDD模式下,接收與發(fā)送DAC可以共用數(shù)字總線,并可將數(shù)字I/O的數(shù)目減少到一組10位并行多路復(fù)用總線;而在FDD模式下,MAX5865的數(shù)字I/O可以被配置為18位并行多路復(fù)用總線,以滿足雙8位ADC與雙10位DAC的需要。
1 MAX5865的工作原理
圖1所示為MAX5865內(nèi)部結(jié)構(gòu)原理框圖,其中,ADC采用七級、全差分、流水線結(jié)構(gòu),可以在低功耗下進行高速轉(zhuǎn)換。每半個時鐘周期對輸入信號進行一次采樣。包括輸出鎖存延時在內(nèi),通道I的總延遲時間為5個時鐘周期,而通道Q則為5.5個時鐘周期,圖2給出了ADC時鐘、模擬輸入以及相應(yīng)輸出數(shù)據(jù)之間的時序關(guān)系。ADC的滿量程模擬輸入范圍為VREF,共模輸入范圍為VDD/2±0.2V。VREF為VREFP與VREFN之差。由于MAX5865中的ADC前端帶有寬帶T/H放大器,因此,ADC能夠跟蹤并采樣/保持高頻模擬輸入?>奈魁斯特頻率?。使用時可以通過差分方式或單端方式驅(qū)動兩路ADC輸入?IA+? QA+? IA-與QA-?。為了獲得最佳性能,應(yīng)該使IA+與IA-以及QA+與QA-間的阻抗相匹配,并將共模電壓設(shè)定為電源電壓的一半?VDD/2?。ADC數(shù)字邏輯輸出DA0~DA7的邏輯電平由OVDD決定,OVDD的取值范圍為1.8V至VDD,輸出編碼為偏移二進制碼。數(shù)字輸出DA0~DA7的容性負載必須盡可能低?<15pF?,以避免大的數(shù)字電流反饋到MAX5865的模擬部分而降低系統(tǒng)的動態(tài)性能。通過數(shù)字輸出端的緩沖器可將其與大的容性負載相隔離。而在數(shù)字輸出端靠近MAX5865的地方串聯(lián)一個100Ω電阻,則有助于改善ADC性能。
MAX5865的10位DAC可以工作在高達40MHz的時鐘速率下,兩路DAC的數(shù)字輸入DD0~DD9將復(fù)用10位總線。電壓基準決定了數(shù)據(jù)轉(zhuǎn)換器的滿量程輸出。DAC采用電流陣列技術(shù),用1mA?1.024V基準下?滿量程輸出電流驅(qū)動400Ω內(nèi)部電阻可得到±400mV的滿量程差分輸出電壓。而采用差分輸出設(shè)計時,將模擬輸出偏置在1.4V共模電壓,則可驅(qū)動輸入阻抗大于70kΩ的差分輸入級,從而簡化RF正交上變頻器與模擬前端電路的接口。RF上變頻器需要1.3V至1.5V的共模偏壓,內(nèi)部直流共模偏壓在保持每個發(fā)送DAC整個動態(tài)范圍的同時可以省去分立的電平偏移設(shè)置電阻,而且不需要編碼發(fā)生器產(chǎn)生電平偏移。圖2(b)給出了時鐘、輸入數(shù)據(jù)與模擬輸出之間的時序關(guān)系。一般情況下,I通道數(shù)據(jù)?ID?在時鐘信號的下降沿鎖存,Q通道數(shù)據(jù)?QD?則在時鐘信號的上升沿鎖存。I與Q通道的輸出同時在時鐘信號的下一個上升沿被刷新。
3線串口可用來控制MAX5865的工作模式。上電時,首先必須通過編程使MAX5865工作在所希望的模式下。利用3線串口對器件編程可以使器件工作在關(guān)斷、空閑、待機、Rx、Tx或Xcvr模式下,同時可由一個8位數(shù)據(jù)寄存器來設(shè)置工作模式,并可在所有六種模式下使串口均保持有效。在關(guān)斷模式下,MAX5865的模擬電路均被關(guān)斷,ADC的數(shù)字輸出被置為三態(tài)模式,從而最大限度地降低了功耗;而空閑模式時,只有基準與時鐘分配電路上電,所有其它功能電路均被關(guān)斷,ADC輸出被強制為高阻態(tài)。而在待機狀態(tài)下,只有ADC基準上電,器件的其它功能電路均關(guān)斷,流水線ADC亦被關(guān)斷,DA0~DA7為高阻態(tài)。
圖2
2 MAX5865的典型應(yīng)用
MAX5865能以FDD或TDD模式工作在各種不同的應(yīng)用中?如在WCDMA-3GPP ?FDD?與4G技術(shù)的FDD應(yīng)用中工作于Xcvr模式,或在TD-SCDMA、WCDMA-3GPP?TDD?、IEEE802.11a/b/g及IEEE 802.16等TDD應(yīng)用中在Tx與Rx模式間切換等。在FDD模式下,ADC和DAC可同時工作,且當(dāng)fCLK 為 40MHz時,消耗的功率為75.6mW。實際上,ADC總線與DAC總線是分開的,并與數(shù)字基帶處理器通過18位(8位ADC與10位DAC)并行總線進行連接。而在TDD模式下,ADC與DAC交替工作,ADC與DAC總線共享,它們一起構(gòu)成10位并行總線連到數(shù)字基帶處理器,并可通過3線串行接口選擇Rx模式以啟用ADC或選擇Tx模式啟用DAC。由于在Rx模式下,DAC內(nèi)核被禁用而不能發(fā)送;而Tx模式下,ADC總線為高阻態(tài),從而消除了雜散輻射,同時也避免總線沖突。在TDD模式下,當(dāng)fCLK為40MHz時,Rx模式下的功耗為63mW,Tx模式下的DAC功耗為38.4mW。
圖3所示是MAX5865工作在TDD模式的應(yīng)用電路,該方案提供了完整的802.11b射頻前端解決方案。由于MAX5865的DAC采用共模電壓為1.4V的全差分模擬輸出,而ADC具有較寬的輸入共模范圍,可以直接與RF收發(fā)器接口,因此可省去電平轉(zhuǎn)換電路所需要的分立元件和放大器。同時,由于內(nèi)部產(chǎn)生共模電壓免除了編碼發(fā)生器的電平偏移或由電阻電平偏移引起的衰減,DAC保持了全動態(tài)范圍。MAX5865的ADC具有1VP-P滿量程范圍,可接受VDD/2 ?±200mV?的輸入共模電平。由于可以省去分立的增益放大器與電平轉(zhuǎn)換元件,因此簡化了RF正交解調(diào)器與ADC之間的模擬接口。
3 設(shè)計注意事項
3.1 系統(tǒng)時鐘輸入(CLK)
MAX5865芯片的ADC與DAC共享同一CLK輸入,該輸入接受由OVDD設(shè)定的CMOS兼容信號電平,范圍為1.8V至VDD。由于器件的級間轉(zhuǎn)換取決于外部時鐘上升沿和下降沿的重復(fù)性,因此,設(shè)計時應(yīng)采用具有低抖動、快速上升和下降(<2ns)的時鐘。特別是在時鐘信號的上升沿進行采樣時,其上升沿的抖動更應(yīng)盡可能地低。任何明顯的時鐘抖動都會影響片上ADC的SNR性能。
實際上,欠采樣應(yīng)用對時鐘抖動的要求更嚴格,由于此時有可能將時鐘輸入作為模擬輸入對待,因此,布線時應(yīng)避開任何模擬輸入或其它數(shù)字信號線。MAX5865的時鐘輸入工作在OVDD/2電壓閾值下,能接受50%±15%的占空比。
3.2 基準配置
MAX5865內(nèi)部具有精密的1.024V內(nèi)部帶隙基準,該基準可在整個電源供電范圍與溫度范圍內(nèi)保持穩(wěn)定。在內(nèi)部基準模式下,REFIN接VDD時的VREF是由內(nèi)部產(chǎn)生的0.512V。COM、REFP、REFN均為低阻輸出,電壓分別為VCOM=VDD/2、VREFP=VDD/2+VREF/2、VREFN=VDD/2-VREF/2。分別用0.33μF電容作為REFP、REFN與COM引腳的旁路電容,并用0.1μF電容將REFIN旁路到GND。
在外部基準模式下,在REFIN引腳一般應(yīng)施加1.024V±10%的電壓。該模式下,COM、REFP與REFN均為低阻輸出,電壓分別為VCOM=VDD/2、VREFP=VDD/2+VREF/4、VREFN=VDD/2-VREF/4。可分別用0.33μF電容作為REFP、REFN與COM引腳的旁路電容,并用0.1μF電容將REFIN旁路到GND。在該模式下,DAC的滿量程輸出電壓和共模電壓均與外部基準成正比。例如,若VREFIN增加10%(最大值),則DAC的滿量程輸出電壓也增加10%或達到±440mV,同時共模電壓也將增加10%。
3.3 輸入/輸出耦合電路
通常,MAX5865在全差分輸入信號下可提供比單端信號更好的SFDR與THD性能,尤其是在高輸入頻率的情況下。在差分模式下,當(dāng)輸入?IA+、I-A-、QA+、QA-?對稱時,偶次諧波會更低,并且每路ADC輸入僅需要單端模式信號擺幅的一半。而通過非平衡變壓器可為單端信號源至全差分信號的轉(zhuǎn)換提供出色的解決方案,并可獲得極佳的ADC性能。當(dāng)然,在沒有非平衡變壓器的情況下,也可以使用運放來驅(qū)動MAX5865的ADC,此時,MAXIM公司的MAX4353/MAX4454等運放便可提供高速、帶寬、低噪聲與低失真性能,以保持輸入信號的完整性。
3.4 線路板布線
MAX5865需要采用高速電路布線設(shè)計技術(shù),電路布局可以參考MAX5865評估板數(shù)據(jù)資料。所有旁路電容應(yīng)盡可能靠近器件安裝,并與器件位于電路板的同側(cè),同時應(yīng)該選用表貼器件以減小電感??捎茫埃宝蹋铺沾呻娙菖c2.2μF電容并聯(lián),以將VDD旁路到GND;也可用0.1μF陶瓷電容與2.2μF電容并聯(lián)將OVDD旁路到OGND;同時分別用0.33μF陶瓷電容將REFP、REFN與COM旁路到GND;而用0.1μF電容將REFIN旁路到GND。
通過具有獨立地平面與電源平面層的多層板可以獲得最佳的信號完整性。模擬地(GND)與數(shù)字輸出驅(qū)動地(OGND)應(yīng)采用獨立的地平面,并分別與器件封裝上的物理位置相匹配,MAX5865裸露的背面焊盤接到GND平面,兩個地平面應(yīng)單點相連,以使噪聲較大的數(shù)字地電流不會影響模擬地平面。兩個地平面之間空隙上的一點通常是單點共地的最佳位置,可以用一個低阻值的表貼電阻(1Ω至5Ω)、磁珠或直接短路來完成該連接。如果該地平面與所有噪聲較大的數(shù)字系統(tǒng)地平面?如后續(xù)輸出緩沖器或DSP地平面?充分隔離,也可以使所有接地引腳共享同一個地平面。此外,高速數(shù)字信號布線應(yīng)遠離敏感的模擬信號布線,以確保模擬輸入與相應(yīng)的轉(zhuǎn)換器隔離,減小通道間的串?dāng)_。同時應(yīng)確保所有信號引線盡可能短,并應(yīng)避免90°轉(zhuǎn)角。