一種高增益低功耗CMOS運(yùn)算跨導(dǎo)放大器的設(shè)計(jì)

引言

    隨著電子技術(shù)的進(jìn)步，數(shù)字電視也得到了迅猛發(fā)展，其中視頻數(shù)字編解碼芯片是它的核心部件，而ADC又是影響其性能的關(guān)鍵模塊，因此設(shè)計(jì)高性能的模擬前端ADC成為IC設(shè)計(jì)的挑戰(zhàn)。本文設(shè)計(jì)了一種在12位精度、80MHz采樣率的ADC中負(fù)責(zé)采樣保持的核心電路—運(yùn)算跨導(dǎo)放大器 (OTA)。

運(yùn)放結(jié)構(gòu)的選擇

    根據(jù)ADC的要求可以推算出運(yùn)放的性能指標(biāo)，如表1所示，據(jù)此可以選擇運(yùn)放的結(jié)構(gòu)。目前常見的三種基本的運(yùn)算放大器結(jié)構(gòu)如圖1所示。圖1(a)是簡(jiǎn)單的兩級(jí)運(yùn)放，它具有大的輸出擺幅2(Vdd-2Vds,sat)，但頻率特性差，一般用Miller法補(bǔ)償，使得相位裕度變小，但會(huì)導(dǎo)致電路穩(wěn)定性變差。另一種改進(jìn)的補(bǔ)償方式是增加調(diào)零電阻R2=1/Cc(1/gmb-R)，但由于工藝的不穩(wěn)定性，難以得到精確的電阻值。圖1(b)是套筒式運(yùn)放，整個(gè)電路可以看成是單極點(diǎn)系統(tǒng)，無(wú)需補(bǔ)償，因此頻率特性好；又因?yàn)樗挥?條主支路，因此功耗低，但輸入/輸出擺幅小。圖1(c)是折疊式共源共柵結(jié)構(gòu)，它改進(jìn)了套筒式輸入/輸出擺幅小的缺點(diǎn)，但存在4條主支路，功耗大且穩(wěn)定性變差。綜上所述，本文結(jié)合圖1(b)、(c)的優(yōu)點(diǎn)，設(shè)計(jì)了全差分套筒式增益增強(qiáng)型運(yùn)放，如圖2所示，它能滿足高增益帶寬、低功耗等設(shè)計(jì)要求。

圖1 三種基本運(yùn)算放大器

電路原理分析

增益倍增

    為了提高增益，在共源共柵結(jié)構(gòu)上附加輔助運(yùn)算放大器，如圖3所示，可以增強(qiáng)共源共柵效應(yīng)。輔助運(yùn)放的放大倍數(shù)為Aadd，通過(guò)減小由輸出到輸入管漏極的反饋，輸出可增大Aadd倍，也即等效于：Rout≈(gm2rds2(Aadd+1)+1)rds1+rds2。其中，gm2是M2管跨導(dǎo)，rds1與rds2分別為M1與M2的輸出阻抗。因此電路的直流增益也會(huì)增大同樣的倍數(shù)，Av=gm1Rout≈-gm1rds1(gm2rds2 (Aadd+1)+1)。

    同理，給圖2中的套筒式主運(yùn)放加上輔助運(yùn)放后，其直流增益可提高為Av=-gm1 [(gm5rds5rds7Aadd_p) //(gm3rds3 (rds9//rds1)Aadd_n)], 式中Aadd_n和 Aadd_p分別是輔助運(yùn)放A_n和A_p的放大倍數(shù)。圖4中示出了n型輔助運(yùn)放A_p的結(jié)構(gòu)。
p型輔助運(yùn)放A_n用于推進(jìn)主運(yùn)放的M3、M4管，n型輔助運(yùn)放A_p用于推進(jìn)主運(yùn)放的M5、M6管。輔助運(yùn)放采用折疊式結(jié)構(gòu)，不需要太快的速度和建立時(shí)間，因此其尾電流取為主運(yùn)放的1/10，大大降低了整個(gè)電路的功耗和面積。

表2 輔助運(yùn)放的設(shè)計(jì)方法

頻率響應(yīng)分析

    圖2中全差分套筒式共源共柵運(yùn)放的主極點(diǎn)在P1點(diǎn)，頻率為wp1=-1/RoutCL；次極點(diǎn)位于P2或P3點(diǎn)。通常由于p管的遷移率比n管的遷移率小，因此p管的過(guò)驅(qū)動(dòng)電壓較大，導(dǎo)致寬長(zhǎng)比W/L也較大，即P2點(diǎn)的電容比P3的電容大。因此可以認(rèn)為P2點(diǎn)為次主極點(diǎn)，wp2=-gm5/Cp, 其中g(shù)m5為M5管的跨導(dǎo)，Cp主要包括M5管的柵源電容Cgs和M3管的柵漏電容Cgd。而主運(yùn)放的單位增益頻率為wu=gm1/CL，其中g(shù)m1為M1管的跨導(dǎo)。當(dāng)加入輔助運(yùn)放時(shí)，附加的增益部分與M5管形成閉環(huán)，若附加增益部分速度太快，電路就可能變得不穩(wěn)定。又因?yàn)檩o助運(yùn)放增加了一對(duì)零極點(diǎn)wdoublet，如果設(shè)計(jì)不好，就會(huì)嚴(yán)重影響運(yùn)放的建立特性。因此應(yīng)使這對(duì)零極點(diǎn)盡量靠近，并且盡量遠(yuǎn)離主運(yùn)放的單位增益頻率，同時(shí)還要小于主運(yùn)放的次主極點(diǎn)，即：bWu瞱doublet瞱p，其中b是閉環(huán)反饋系數(shù)。

圖2 套筒式增益增強(qiáng)型主運(yùn)放

主運(yùn)放和輔助運(yùn)放的設(shè)計(jì)方法

    在設(shè)計(jì)套筒式共源共柵主運(yùn)放時(shí)，首先根據(jù)最大輸出擺幅的要求，分配過(guò)驅(qū)動(dòng)電壓Vod并設(shè)置靜態(tài)工作點(diǎn)。由圖可得：Vout,max=Vdd-(|Vod7|+|Vod5|), Vout,min=Vod9+Vod1+Vod3, 設(shè)輸出擺幅為1.5V, 則|Vod7|+|Vod5|+ Vod9+Vod1+Vod3=3.3-1.5=1.8V, 由于p管M7、M5的遷移率低，給它們均分配0.45V的過(guò)驅(qū)動(dòng)電壓，剩余的平均分配給M9、M1、M3各0.3V。再由閥值電壓公式Vgs=Vt+Vod知：允許的最小輸入共模電平等于Vgs1+Vod9=1V，VB1的最小值為Vgs3+Vod1+Vod9=1.3V，Vod5的最大值為：VDD-(|Vgs5|+|Vod7|)= 1.6V。因此，綜合考慮合理設(shè)置其偏置電壓VB4、VIN、 VG3、VG5、 VB1分別為：0.8V、1.2V、1.79V、1.6V、2.21V。

    在進(jìn)行電路設(shè)計(jì)時(shí)，首先需要手工估算寬長(zhǎng)比W/L，這可以根據(jù)CMOS管飽和電流公式IDS=Kn(W/L)(VGS-VTN)2(1+lVDS)得到，式中器件跨導(dǎo)參數(shù)Kn=UnCox,l=，其中Cox為單位面積的氧化層電容，N為襯底摻雜濃度，Un為n溝道器件的表面遷移率。同理可計(jì)算P管參數(shù)。

    折疊式共源共柵輔助運(yùn)放的設(shè)計(jì)方法如表2所示，其中設(shè)寬長(zhǎng)比Sn=(W/L)n。

圖4 n型輔助運(yùn)放A_p

仿真驗(yàn)證和結(jié)論

    在Cadence的Spectre平臺(tái)下，本設(shè)計(jì)采用TSMC公司的0.35mm CMOS工藝模型，在3.3V電源電壓下，分別在tt(典型)、sf(慢NMOS, 快PMOS)、ff(快NMOS,快PMOS)3種工藝條件下對(duì)所設(shè)計(jì)的運(yùn)放進(jìn)行了仿真。仿真結(jié)果表明，本文采用的增益增強(qiáng)型套筒式共源共柵結(jié)構(gòu)的全差分CMOS運(yùn)算放大器具有110dB的直流開環(huán)增益，320MHz的增益帶寬，65?南轡輝６齲?拱諑蝕笥?00V/ms, 建立時(shí)間小于6ns，功耗小于5.7mW。

結(jié)語(yǔ)

    本文對(duì)增益提高技術(shù)的原理和全差分套筒式共源共柵運(yùn)算放大器進(jìn)行了分析，在此基礎(chǔ)上設(shè)計(jì)了一個(gè)帶增益提升的全差分折疊式共源共柵運(yùn)算放大器，它能有效地提高增益，同時(shí)對(duì)運(yùn)算放大器的速度及穩(wěn)定性等影響很小。因此，該運(yùn)放達(dá)到了設(shè)計(jì)性能的要求，可以運(yùn)用于高速、高精度的ADC等。

參考文獻(xiàn)

1. Razavi B. Design of Analog CMOS Integrated Circuits[M]. New Yorks, McGraw-Hill, 2001
2. R.Jacob Baker, Harry W.Li, David E.Boyce. CMOS Circuit Design, Layout, and Simulation, John Wiley &Sons,Inc,1998