基于V5的3.125G串行傳輸系統(tǒng)的設(shè)計與驗證

1 引言

隨著電子系統(tǒng)的不斷發(fā)展，芯片間以及板間的數(shù)據(jù)傳輸需求也在不斷增長，傳統(tǒng)的單端并行數(shù)據(jù)傳輸模式早已不能滿足現(xiàn)在高帶寬應(yīng)用的要求。USB 3.0、SATA 3.0、PCI-E 2.0等新串行規(guī)范的發(fā)布以及更高速的串并/并串轉(zhuǎn)換單元(SERDES)芯片的推出更是引起了業(yè)界對高速差分串行數(shù)據(jù)傳輸?shù)臒o限憧憬。為了解決下一代無線通信基站中多天線(MIMO)信號處理所帶來的巨大數(shù)據(jù)吞吐量要求，本文基于Virtex-5 FPGA的GTP單元給出了一種在高級電信計算架構(gòu)(ATCA)機箱內(nèi)實現(xiàn)單對差分線進(jìn)行3.125Gbps串行傳輸的設(shè)計方案。

2 傳輸系統(tǒng)設(shè)計

傳輸系統(tǒng)的組成結(jié)構(gòu)如圖1所示，主要由兩塊ATCA板和一塊ATCA機箱背板組成。兩塊ATCA板上各放置一片F(xiàn)PGA作為串行鏈路的兩個端點，兩片 FPGA之間用兩對差分線進(jìn)行連接，形成雙向各3.125Gbps的串行通信鏈路。為了驗證該系統(tǒng)的遠(yuǎn)距離傳輸能力，將兩塊板放置在14槽ATCA機箱的物理槽位1和物理槽位14，此時總的傳輸距離大約為40英寸。

圖1 高速串行傳輸系統(tǒng)的總體結(jié)構(gòu)

由于已有ATCA機箱的背板性能不可更改，本文主要的設(shè)計集中在ATCA單板的設(shè)計上，主要是單板的疊層設(shè)計、作為傳輸端點的FPGA的供電設(shè)計、串行傳輸?shù)膮⒖紩r鐘設(shè)計以及FPGA內(nèi)部GTP收發(fā)器單元的參數(shù)調(diào)節(jié)。

2.1 疊層設(shè)計

疊層設(shè)計是其他設(shè)計的基礎(chǔ)，本系統(tǒng)在設(shè)計疊層結(jié)構(gòu)的時候主要考慮了兩個方面：一是讓所有的GTP收發(fā)差分線布于帶狀線信號層而不是單邊耦合的微帶線信號層。雖然帶狀線比微帶線損耗大一些，但是帶狀線的阻抗更可控一些，而且與交流地平面的耦合更好，有利于高速信號的回流；二是為了減少GTP單元的供電噪聲，采用三個電源平面分別給串行收發(fā)器的三種模擬電源AVTT(端接電源)、AVCC(內(nèi)部電路電源)、AVPLL(PLL電源)進(jìn)行供電。具體的疊層結(jié)構(gòu)如圖2所示。

圖2 疊層結(jié)構(gòu)的設(shè)計

2.2 電源設(shè)計

GTP模擬供電電源的噪聲情況是影響GTP性能的重要因素之一。除了在設(shè)計疊層的時候讓GTP的三個模擬電源分別分配到一個單獨的平面上并配上地平面進(jìn)行耦合外，還在外部為每個電源管腳都串聯(lián)一個磁珠，再并聯(lián)一個0.22μf的電容形成一個LC低通濾波器對電源進(jìn)行濾波。GTP的模擬電源都采用低噪聲的 LDO電源芯片TPS74401進(jìn)行供給，輸出電壓的紋波小于50mV。

2.3 時鐘設(shè)計

高速串行收發(fā)器的參考時鐘是另一個影響信號傳輸質(zhì)量的重要因素。本系統(tǒng)使用具有強大clock clean功能的時鐘合成芯片LMK03001C來產(chǎn)生串行收發(fā)器的參考時鐘。其輸出時鐘的最大均方根抖動(RMS jitter)小于550fs，占空比為50%，輸出時鐘電平標(biāo)準(zhǔn)具有LVDS和LVPECL兩種。其輸出時鐘的頻率可以靈活編程設(shè)置，從而可以滿足不同傳輸速率的要求，使本系統(tǒng)可以適應(yīng)多種串行傳輸協(xié)議的實現(xiàn)。

2.4 預(yù)/去加重和均衡參數(shù)設(shè)計

為了對抗傳輸路徑對高頻分量的過多衰減，有必要在發(fā)送端進(jìn)行預(yù)加重或者在接收端加上均衡或者同時使用兩種手段。預(yù)/去加重和線性均衡都是通過對信號的畸變來改善接收信號的質(zhì)量，只有合適的預(yù)/去加重和線性均衡的比例以及兩者之間的組合才能達(dá)到改善接收信號質(zhì)量的目的，否則反而會惡化接收信號的質(zhì)量。本文利用GTP的SPICE模型以及串行傳輸信道的S參數(shù)模型對在不同預(yù)/去加重和均衡參數(shù)設(shè)置下的串行鏈路傳輸質(zhì)量進(jìn)行仿真，從而找出合適的參數(shù)設(shè)置。

圖3 不同預(yù)/去加重比例下的發(fā)送信號

圖3即為在不同預(yù)/去加重比重設(shè)置下的仿真結(jié)果圖。中間部分顯示的是連續(xù)3個高電平比特的發(fā)送波形，很明顯，后面兩個高電平比特的幅值隨預(yù)/去加重的比例相應(yīng)地降低了。另外，圖中同一個邏輯位里的信號電平并不平坦，這種現(xiàn)象主要是因信號傳輸鏈路上的阻抗不匹配處引起的發(fā)射造成的，例如ATCA單板與 ATCA背板的接插件連接處。

圖4 預(yù)/去加重和均衡對接收信號的影響

圖4給出的是GTP在不同參數(shù)設(shè)置下接收信號的眼圖。其中第1個子圖為在發(fā)送端未施加預(yù)/去加重的情況下，接收端FPGA管腳上的信號眼圖?？梢姡L距離的傳輸嚴(yán)重惡化了信號的質(zhì)量，信號眼圖趨于閉合。第2個子圖為在發(fā)送端施加23%的預(yù)/去加重時，接收端FPGA管腳上的信號眼圖。預(yù)/去加重一定程度上彌補了傳輸信道的低通特性，降低了信號的抖動，改善了信號的質(zhì)量。第3個子圖為發(fā)送端未施加預(yù)/去加重而在收端施加25%的均衡，即把75%的原始信號加上25%的高通濾波器的輸出作為總的接收信號。如同預(yù)/去加重一樣，通過均衡，高頻分量相對被增強，低頻分量相對被抑制，有效地補償了信道的不理想性。第4個子圖為在4.5%的預(yù)/去加重和25%均衡同時作用時得到的接收信號。可見，預(yù)/去加重和均衡的有效搭配可以很好地改善原本被嚴(yán)重惡化的傳輸信號。

3 驗證與結(jié)果討論

對本系統(tǒng)的性能測試主要通過兩種方式進(jìn)行：一是采集收發(fā)端信號眼圖并將其與接收器的波罩(EYE_MASK)進(jìn)行比較；二是測試串行傳輸?shù)恼`碼率(BERT：bit error ratio test)。

接收器的EYE_MASK形象地反映了接收器的靈敏度和動態(tài)范圍，只有處于接收區(qū)域內(nèi)的信號才能被接收器正確識別，否則采樣判決后得到的將是誤碼。Virtex-5中GTP單元的最小EYE_MASK為(112ps,150mV)，其中112ps表示最小眼寬(EYE_WIDTH)，150mV給出最小眼高(EYE_HEIGHT)。圖5給出了在靠近FPGA發(fā)送管腳和接收管腳處測得的串行傳輸收發(fā)兩端的信號。在該測試信道環(huán)境下，正常發(fā)送信號到達(dá)接收端時已經(jīng)被大幅衰減和畸變，眼寬僅為96ps，眼高僅為70.5mV，均不滿足GTP的要求(112ps,150mV)。如果不考慮芯片內(nèi)部的均衡器，該接收信號將不能被正確識別。相反，如果在發(fā)送端增加預(yù)/去加重，則能有效地對抗信道的不理想性，在一定程度上降低接收處信號的抖動，使眼圖睜開達(dá)到(211ps,191mV)。這一實測結(jié)果與之前的仿真和理論分析一致。

圖5 實測串行信號眼圖

賽靈思提供了一個專門用于誤碼率測試的工具IBERT，如圖6所示，其基本原理是在發(fā)送端發(fā)送一個偽隨機序列(如PRBS7)，接收端接收到序列后再與同一偽隨機序列進(jìn)行校對并記錄校對結(jié)果。利用這個工具可以動態(tài)調(diào)整GTP的參數(shù)設(shè)置并測出相應(yīng)的傳輸誤碼率。

圖6 誤碼率測試

通過IBERT工具可以得到本系統(tǒng)在不同預(yù)/去加重和均衡參數(shù)設(shè)置下的無誤碼(BER<1e-12)采樣區(qū)間，如表1所示。

表1 無誤碼采樣區(qū)間(單位：1/128UI)

結(jié)語

通過仿真和理論分析以及實際的測試驗證，本文給出了一種基于Virtex-5的串行傳輸系統(tǒng)的設(shè)計和驗證方案，實現(xiàn)了遠(yuǎn)距離的3.125Gbps串行傳輸。