交錯(cuò)雜散： 時(shí)序失配的數(shù)學(xué)

 我們已經(jīng)利用絕妙的數(shù)學(xué)家思維方式來了解失調(diào)和增益失配引起的雜散幅度，現(xiàn)在讓我們利用它來量化時(shí)序失配引起的雜散水平。通過之前的討論，我們知道時(shí)序失配引起的雜散出現(xiàn)在fS/2 ± fin，該位置與增益失配雜散出現(xiàn)的位置相同。

討論的結(jié)果留下的信息告訴我們，fS/2 ± fin位置處有多少雜散源自增益失配，有多少雜散源自時(shí)序失配。這很重要，因?yàn)樵诮诲e(cuò)時(shí)，它使我們能夠判斷哪種失配引起的麻煩最大。希望我們不會落到兩種失配均非常糟糕的境地，不過，起初試圖交錯(cuò)時(shí)，這并不是我們要關(guān)注的。我們需要在設(shè)計(jì)過程一開始就努力使失配最小。

因此，讓我們再次以數(shù)學(xué)家的思維方式，探究其中的數(shù)學(xué)，看看如何計(jì)算時(shí)序失配在fS/2 ± fin處引起的雜散幅度。我想我們很快就要從數(shù)學(xué)家的思維方式轉(zhuǎn)換回來，以工程師方式思考問題，不過稍安勿躁，讓我們再等一會。

現(xiàn)在看看計(jì)算，了解時(shí)序失配將引起多大的雜散。觀察下面的公式1，其中ωA是模擬輸入頻率，ΔτE是時(shí)序失配。

現(xiàn)在，考慮一個(gè)雙通道器件的兩個(gè)14位250MSPS ADC之間存在典型的時(shí)序失配。典型值可能是1ps左右。將該值代入公式1，得到下式：

這一結(jié)果至少比我們第一次看到增益失配的結(jié)果時(shí)更令人鼓舞! 1ps的時(shí)序失配將在fS/2 ± fin處產(chǎn)生70dBc的交錯(cuò)雜散。這剛好與大多數(shù)應(yīng)用能夠容許的最大雜散水平差不多。對于交錯(cuò)ADC，無雜散動態(tài)范圍(SFDR)規(guī)格顯然仍將以它為主。

二次和三次諧波以及任何其他雜散輸出很可能小于70dBc?，F(xiàn)在看看怎么才能超過70dBc水平。我們希望降低它，因?yàn)橛行?yīng)用需要80到90 dBc的無雜散動態(tài)范圍。下面的圖1顯示了時(shí)序失配雜散的幅度與時(shí)序失配(單位為ps)的關(guān)系。

時(shí)序雜散與時(shí)序失配的關(guān)系(交錯(cuò)式14位ADC)

此圖說明了幾件事情。與增益失配曲線相似，雜散幅度大致呈指數(shù)式下降，一旦失配接近10ps，雜散幅度曲線便開始變得近似平坦。它還告訴我們，為了將雜散幅度控制在90dBc范圍內(nèi)，必須讓時(shí)序失配變得非常小(fs范圍)。由此我們可以了解，兩個(gè)ADC之間的時(shí)序匹配必須達(dá)到多么高的精度。要知道，飛秒(fs)可是非常之小!

然而，隨著工藝技術(shù)縮小且匹配技術(shù)改善，降低交錯(cuò)ADC之間的時(shí)序失配變得相對更容易。注意，布局只是整個(gè)拼圖中的一塊。當(dāng)今的高速ADC已達(dá)到千兆采樣范圍，需要采取某種校準(zhǔn)措施，使時(shí)序失配降低到fs范圍。這說明仍有希望，我們只需設(shè)計(jì)出一個(gè)良好的校準(zhǔn)方案即可降低失配。我們有望在不久從高層次上討論某些建議的方案，除非大家的評論和問題把我們帶到其他地方。

所以這種數(shù)學(xué)家思維方式就可以派上用場了。有時(shí)候，我們工程師需要通過這種方式，從而可以理解我們在工程領(lǐng)域遇到的問題。幸運(yùn)的是，我們的思維方式還可以轉(zhuǎn)換回來，享受工程設(shè)計(jì)之樂。別忘了要不時(shí)地?fù)Q種方式思考，歡迎繼續(xù)提出意見和問題。