基于MIPS內(nèi)核的HDTV-SoC平臺總線接口模塊
在當(dāng)前的數(shù)字消費電子市場領(lǐng)域，基于SoC平臺的HDTV芯片是所有數(shù)字電視接收及播放設(shè)備的核心器件。SoC芯片具體到HDTV解碼系統(tǒng)，就是把MPEG-2解復(fù)用（DeMux）、音視頻解碼（AVD）、視頻格式轉(zhuǎn)換（VTP）、畫面后處理（OSD）以及接口I/O控制等功能模塊都集成在一塊芯片上。而要把眾多功能復(fù)雜的系統(tǒng)控制模塊和用戶IP模塊集成到一個芯片上并使其能夠協(xié)調(diào)工作，就必須設(shè)計好各個模塊之間的接口。本文針對高清數(shù)字電視SoC平臺的項目，提出了系統(tǒng)總線接口模塊（Host Bus Interface，HIF）的設(shè)計方案，并進行了仿真實驗。
HIF模塊在系統(tǒng)中的主要功能
HDTV-SoC平臺是一個功能強大、結(jié)構(gòu)復(fù)雜的系統(tǒng)，本文重點介紹了SoC架構(gòu)中片上總線控制器的設(shè)計。片上總線能夠提供針對特定應(yīng)用的靈活多樣的集成方法，它需要結(jié)構(gòu)簡單，速度快捷，在單芯片中實現(xiàn)多資源互聯(lián)。HDTV-SoC系統(tǒng)的總線結(jié)構(gòu)如圖1所示。它分為3個層次，即與MIPS處理器接口的Ec總線（EcInterface）、系統(tǒng)總線和外圍總線。由圖1可見，HIF模塊在系統(tǒng)中所處的位置是十分關(guān)鍵的，它是系統(tǒng)總線（Host Bus）和各個IP模塊以及周邊I/O模塊之間的接口單元，即系統(tǒng)總線和外圍總線之間的橋梁，在系統(tǒng)中起著“承前啟后”的作用，是CPU和外部模塊之間數(shù)據(jù)交換的重要通道。具體而言，HIF模塊主要完成3大功能，分別為外部模塊W/R寄存器的設(shè)置和狀態(tài)寄存器的讀取、外部模塊雙口RAM的讀寫控制、外部模塊中斷的控制和管理。
圖1 HDTV-SoC系統(tǒng)框圖
電路功能模塊設(shè)計
由上文所述可知，HIF電路設(shè)計主要分為3個模塊：寄存器讀寫模塊，雙口RAM讀寫模塊和中斷處理模塊。
寄存器讀寫模塊
CPU和外部模塊之間進行數(shù)據(jù)交互的一個重要方式就是通過寄存器的讀寫，實現(xiàn)對外部模塊功能的控制和初始化。系統(tǒng)總線按照規(guī)定的時序讀寫HIF模塊內(nèi)部的寄存器資源，這些寄存器的每個比特位以連線的方式直接與外部模塊互連。HIF模塊在接收到系統(tǒng)總線過來的地址和數(shù)據(jù)之后，首先進行地址譯碼，選擇相應(yīng)的寄存器，再將數(shù)據(jù)寫入。圖2為該模塊的邏輯框圖。
圖2 寄存器讀寫模塊框圖
MIPS的4Kc處理器支持猝發(fā)（burst）操作，所謂猝發(fā)操作是指在給出首地址之后，可以連續(xù)進行多個讀寫操作，而無須再給出每次操作的相應(yīng)地址。在總線上，一個猝發(fā)指令與單個操作指令一樣，只占用一個時鐘周期。HIF模塊在處理猝發(fā)操作時，將一個猝發(fā)指令轉(zhuǎn)換為4個單周期指令，在轉(zhuǎn)換之后，要保證從總線上過來的寫數(shù)據(jù)與其相應(yīng)的指令同步。這樣在猝發(fā)操作時，從寄存器組的角度看到的寫數(shù)據(jù)與指令是同時發(fā)生的，盡管實際情況并不是這樣。而要實現(xiàn)這種猝發(fā)操作，就必須引入一種FIFO機制。FIFO的深度為4，這與4Kc處理器所支持的猝發(fā)長度是一致的。在系統(tǒng)復(fù)位之后FIFO清空，可以隨時接收總線上的猝發(fā)數(shù)據(jù)。在系統(tǒng)正常工作時，F(xiàn)IFO模塊分別通過“in”和“out”指針來指示輸入和輸出的數(shù)據(jù)，以跟蹤FIFO的使用情況。FIFO還需要用到一個“bypass”信號來確定是否旁路該模塊，這發(fā)生在單個指令操作的情況下（bypass=‘1’），這時數(shù)據(jù)是繞過FIFO而直接通向寄存器的。FIFO機制的邏輯框圖見圖3。
圖3 FIFO機制邏輯框圖
雙口RAM讀寫模塊
在與系統(tǒng)總線的接口邏輯方面，RAM讀寫模塊與寄存器讀寫模塊是類似的，這里不再贅述。不同之處在于與外部模塊的接口邏輯，寄存器讀寫模塊是采用直接連線的方式，而RAM讀寫模塊則必須滿足相應(yīng)的雙口RAM的接口時序。在本設(shè)計中，選用了SMIC的0.18µm庫的雙口RAM單元作為模型。該模型的接口時序如圖4所示，包括了讀時序和寫時序兩種情況。
圖4 雙口RAM接口時序圖
中斷控制模塊
中斷控制模塊負(fù)責(zé)處理由DeMux、VD、GPIO等外部模塊的中斷源所發(fā)出的中斷，對于系統(tǒng)來說，如何使產(chǎn)生的中斷盡快得到響應(yīng)是一個關(guān)鍵的問題。在圖1中可以看到MIPS4Kc處理器所提供的中斷引腳的連接情況，有關(guān)其引腳的說明如表1所示[1]。
表1 MIPS4Kc處理器中斷引腳描述表
習(xí)慣將SI_TimerInt信號接到SI_Int[5]引腳，就像圖1中所顯示的那樣。這樣4Kc處理器的外部中斷引腳就剩下5根，即SI_Int[4：0]。在本設(shè)計中，將系統(tǒng)外部中斷分為5級，按照SI_Int[0]到SI_Int[4]的順序優(yōu)先級從高到低排列。針對每個外部模塊，也將其所有的中斷源分為5級，反映到每個模塊的輸出是一個5比特的寄存器XInt[4:0]，同樣，按照XInt[0]到XInt[5]的順序中斷優(yōu)先級從高到低排列。假設(shè)系統(tǒng)有N個外部模塊，則各個模塊輸出的XInt之間相或即得到SI_Int的輸入，這些邏輯在TopInt模塊中實現(xiàn)，如圖5所示。
圖5 TopInt模塊內(nèi)部邏輯
需要說明的是，TopInt模塊本身也被當(dāng)作系統(tǒng)的一個外部模塊，系統(tǒng)可以對其進行與其它模塊相同的寄存器讀寫操作。這樣CPU在處理外部中斷時，就可以通過讀取XIntn寄存器的內(nèi)容，追溯中斷的產(chǎn)生源。另外，在每一個外部模塊內(nèi)部，設(shè)置5個32位的中斷請求寄存器IRQREG0~IRQREG4和5個32位的中斷屏蔽寄存器MSKREG0~MSKREG4。當(dāng)MSKREGn寄存器中的某個比特位被置“1”時，則IRQREGn寄存器中相應(yīng)比特位的中斷被屏蔽。在每一個IRQREGn寄存器當(dāng)中，32個比特位之間相或即得到該模塊相應(yīng)XInt寄存器中的第n比特位的值。由此也可以看出，按照IRQREG0到IRQREG4的順序，中斷優(yōu)先級從高到低。它們之間的邏輯關(guān)系如圖6所示。
圖6 外部模塊中斷寄存器邏輯關(guān)系
另外，為了便于CPU的訪問，所有這些寄存器在模塊中都有編址。這樣對于任意一個中斷，最多通過兩次查詢CPU就可以獲知產(chǎn)生該中斷的中斷源。
仿真與綜合
設(shè)計的仿真工作是分兩部分進行的。各模塊先單獨仿真，待波形正確后再各模塊聯(lián)調(diào)。在編制TESTBENCH時，分別在不同的文件當(dāng)中處理不同的工作情況。具體到HIF模塊，仿真主要完成如下方面的驗證：寄存器的寫入和讀取、雙口RAM的寫入和讀取以及中斷的產(chǎn)生和獲取。在設(shè)計中，采用VHDL語言編寫代碼，以及Mentor公司的ModelSimSE5.7工具進行編譯和仿真。在仿真時，SMIC庫提供的雙口RAM模型作為外部模塊掛接在系統(tǒng)中，模型的接口時序與圖4中所示的完全一致。圖7為節(jié)選的HIF模塊仿真波形。
圖7 HIF模塊仿真波形圖
由于整個SoC系統(tǒng)的設(shè)計工作尚處于FPGA驗證階段，因此在綜合時選用Xilinx公司的ISE6.1軟件中自帶的XST綜合工具，F(xiàn)PGA器件選擇Virtex-E系列的XCV2000E。綜合后的結(jié)果報告如表2所示。
表2 綜合結(jié)果報告表
總結(jié)
由仿真和綜合的實驗結(jié)果可以看出，HIF模塊的設(shè)計可以滿足系統(tǒng)在功能上的要求，而且綜合后的模塊所占用的FPGA的面積和資源的比例都很小，有些甚至可以忽略不計，因而不會影響到系統(tǒng)中其它模塊的設(shè)計與實現(xiàn)。而綜合后的主工作頻率為116.959MHz，完全滿足設(shè)計要求。
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