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[導(dǎo)讀]介紹了Xilinx Foundation F3.1可編程器件開發(fā)工具軟件的組成和功能,同時介紹了該軟件工具中設(shè)計入口工具和設(shè)計實現(xiàn)工具的主要功能和使用特點。

   摘要:介紹了Xilinx Foundation F3.1可編程器件開發(fā)工具軟件的組成和功能,同時介紹了該軟件工具中設(shè)計入口工具和設(shè)計實現(xiàn)工具的主要功能和使用特點。給出了一個用Xilinx Foundation F3.1 開發(fā)設(shè)計FPGA器件的流程圖。

    關(guān)鍵詞:軟件;工具;編程;開發(fā)設(shè)計

Xilinx Foundation F3.1是Xilinx公司主要的可編程器件開發(fā)工具,它可用來開發(fā)Xilinx公司的Spar-tan? Virtex? XC3000? XC4000? XC5200 系列的FPGA芯片和XC9500系列的CPLD芯片。該平臺功能強大,主要用于百萬邏輯門級的設(shè)計和1Gb/s的高速通信內(nèi)核的設(shè)計。利用該系統(tǒng)可完成從設(shè)計構(gòu)想到比特流下載的全部過程。該平臺以工程管理器為主界面,同時集成了Xilinx公司以及其他公司的一些優(yōu)秀軟件。

1 組成和功能

該系統(tǒng)由設(shè)計入口工具、設(shè)計實現(xiàn)工具、設(shè)計驗證工具三大部分構(gòu)成。設(shè)計入口工具包括原理圖編輯器、有限狀態(tài)機編輯器、硬件描述語言(HDL)編輯器、LogiBLOX模塊生成器、Xilinx內(nèi)核生成器等軟件。其功能是:接收各種圖形或文字的設(shè)計輸入,并最終生成網(wǎng)絡(luò)表文件。設(shè)計實現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA編輯器、FPGA寫入器等軟件。設(shè)計實現(xiàn)工具用于將網(wǎng)絡(luò)表轉(zhuǎn)化為配置比特流,并下載到器件。設(shè)計驗證工具包括功能和時序仿真器、靜態(tài)時序分析器等,可用來對設(shè)計中的邏輯關(guān)系及輸出結(jié)果進行檢驗,并詳盡分析各個時序限制的滿足情況。

2 設(shè)計入口工具的使用

該系統(tǒng)設(shè)計入口工具中的內(nèi)核產(chǎn)生器是設(shè)計入口工具的重要部分。該部分可提供不少實用的模塊化內(nèi)核,具體涉及數(shù)學(xué)函數(shù)生成、數(shù)字信號處理、標準總線、通信與網(wǎng)絡(luò)等領(lǐng)域。其中既有比較器、計數(shù)器、復(fù)用器、編碼譯碼器等通用內(nèi)核,也有復(fù)數(shù)型快速傅立葉變換(FFT)、有限沖擊響應(yīng)濾波器?FIR?、除法器、雙通道數(shù)字振蕩器等專用內(nèi)核。用戶在使用時只要輸入幾個參數(shù),即可自動生成內(nèi)核。使用內(nèi)核產(chǎn)生器能大大擴展設(shè)計能力并提高效率?從而跨越眾多底層復(fù)雜構(gòu)件的具體設(shè)計,并使系統(tǒng)級設(shè)計因此變得非??尚小?BR>
3 設(shè)計實現(xiàn)工具的使用

3.1 使用限制編輯器

限制編輯器最簡單的應(yīng)用就是預(yù)先指定各信號的管腳號碼。它可以用來定義時間組及組時序限制,例如定義所有受CLK4X控制的鎖存器和觸發(fā)器為高速時間組,同時定義該組所要求的建立時間和保持時間等。

3.2 使用基片規(guī)劃器(FloorPlanner)

通過基片規(guī)劃器可以手工設(shè)定任意模塊(表現(xiàn)為元素集合)或元素在FPGA中的位置,以進行最底層的布置。由于設(shè)計引擎的自動布線有較大隨機性,它往往會把高速模塊的組成元素布得過于分散,從而使一些時序限制得不到滿足。因此,使用者可在基片規(guī)劃器中把高速模塊元素相對集中放置。另外,對于系統(tǒng)級設(shè)計,在基片規(guī)劃器中用手工對各子系統(tǒng)模塊進行合理定位,也會有效提高系統(tǒng)性能和頻率上限。

4 設(shè)計流程

對于系統(tǒng)級設(shè)計,應(yīng)使用基于原理圖的層次化設(shè)計,也就是以系統(tǒng)結(jié)構(gòu)原理圖作為頂層圖,然后自上而下構(gòu)造結(jié)構(gòu)圖,同時自下而上進行具體化(用HDL語言或元件互連關(guān)系表示出來)并功能性地仿真每個模塊和子圖,以保證每層邏輯關(guān)系都正確。在根據(jù)頂層原理圖進行具體化并進行功能仿真后,添加必要的輸入輸出元件即可合成系統(tǒng)網(wǎng)絡(luò)表。之后,系統(tǒng)將自動運行流程引擎(包括翻譯、映射、放置和布線、生成比特流),并利用流程引擎產(chǎn)生的時序信息進行時序仿真和時序分析。最后,再用修改入口設(shè)計、設(shè)置各種屬性和限制、調(diào)整基片布局等方法修改設(shè)計,直到達到設(shè)計要求為止。在完成了上述全部工作之后,便可以將優(yōu)化后的配置比特流下載到PROM芯片中。圖1給出了一個對FPGA進行設(shè)計的流程圖。

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