基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)

   摘要：提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設(shè)計(jì)方案，并對(duì)其中的低電壓差分信號(hào)（LVDS）傳輸方式、FPGA功能模塊以及USB傳輸模塊等進(jìn)行了介紹。該系統(tǒng)不但可以快速方便的傳輸、記錄及顯示雷達(dá)數(shù)據(jù)形成分機(jī)的數(shù)據(jù)，還具有判斷數(shù)據(jù)幀頭錯(cuò)誤、幀長(zhǎng)度錯(cuò)誤的功能。

    關(guān)鍵詞：FPGA；USB；LVDS；數(shù)據(jù)傳輸

１　概述

雷達(dá)數(shù)據(jù)形成分機(jī)具有數(shù)據(jù)量大、傳輸速率高、幀格式固定等特點(diǎn)。目前用于雷達(dá)數(shù)據(jù)傳輸?shù)囊话阌校校茫煽偩€和網(wǎng)卡，其中３２位的ＰＣＩ接口數(shù)據(jù)傳輸速率最大可以達(dá)到１３３Ｍｂｉｔ／ｓ，而目前廣泛采用的以太網(wǎng)卡的最大傳輸速率達(dá)到１００Ｍｂｉｔ／ｓ，雖然這兩者的傳輸速度完全可以滿足要求，但是它們存在安裝繁瑣，受計(jì)算機(jī)插槽數(shù)量和地址、中斷資源限制等弱點(diǎn)。ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）是一種通用串行總線，具有即插即用、可熱插拔，使用方便、成本低的特點(diǎn)，其ＵＳＢ１．０能提供１２Ｍｂｐｓ的全速速率或１．５Ｍｂｐｓ的低速速率，而ＵＳＢ２．０ 則可以支持４８０Ｍｂｐｓ的高速傳輸速率。因此，在高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)中，考慮到需要方便靈活地與計(jì)算機(jī)通信，可采用ＵＳＢ通訊方式來(lái)對(duì)雷達(dá)數(shù)據(jù)形成分機(jī)進(jìn)行檢測(cè)。

２　設(shè)計(jì)方案

整個(gè)系統(tǒng)主要由低電壓差分信號(hào)（ＬＶＤＳ）接口電路、基于ＦＰＧＡ的高速數(shù)據(jù)緩存、判斷數(shù)據(jù)錯(cuò)誤模塊、ＵＳＢ傳輸模塊和計(jì)算機(jī)組成，其系統(tǒng)結(jié)構(gòu)框圖如圖１所示。當(dāng)?shù)碗妷翰罘中盘?hào)接口電路把接收的雷達(dá)數(shù)據(jù)形成分機(jī)數(shù)據(jù)送入ＦＰＧＡ緩存后，該信息便可通過(guò)ＵＳＢ接口進(jìn)行傳輸、記錄并在計(jì)算機(jī)上顯示。該系統(tǒng)由低電壓差分信號(hào)驅(qū)動(dòng)芯片ＤＳ９０ＬＶ３１（發(fā)送器）、 ＤＳ９０ＬＶ３２（接收器）、控制芯片ＸＣ２Ｖ５００、ＵＳＢ控制芯片Ｃ８０５１Ｆ３２０、總線驅(qū)動(dòng)器芯片７４ＨＣ２４４組成。

３　系統(tǒng)功能及硬件實(shí)現(xiàn)

本系統(tǒng)主要由低電壓差分信號(hào)傳輸接口、ＦＰＧＡ功能模塊和ＵＳＢ傳輸模塊三部分構(gòu)成。

３．１ 低電壓差分信號(hào)傳輸接口

低電壓差分信號(hào)ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ）標(biāo)準(zhǔn)是一種用于高速數(shù)據(jù)傳輸?shù)奈锢韺咏涌跇?biāo)準(zhǔn)。由于電壓信號(hào)擺幅較低，而且可提供電流模式驅(qū)動(dòng)輸出，因此ＬＶＤＳ 技術(shù)只產(chǎn)生極低的噪音，而且功耗也極低，甚至不論頻率高低，功耗幾乎不變；此外，由于ＬＶＤＳ是以差分方式傳送數(shù)據(jù)，因此不易受共模噪音影響。由于具有超高速（１．４Ｇｂ／ｓ）串行傳輸、低功耗及低電磁輻射的特性，低電壓差分信號(hào)傳輸是在銅介質(zhì)上實(shí)現(xiàn)千兆位級(jí)高速通信的優(yōu)先方案，可用于服務(wù)器、可堆壘集線器、無(wú)線基站、ＡＴＭ交換機(jī)及高分辨率顯示等，也可用于通信系統(tǒng)的設(shè)計(jì)。美國(guó)國(guó)家半導(dǎo)體公司的ＤＳ９０ＬＶ３１和ＤＳ９０ＬＶ３２是高性能的ＣＭＯＳ低功耗、低電壓差分信號(hào)驅(qū)動(dòng)器，采用３．３Ｖ供電，可支持大于４００Ｍｂｐｓ的數(shù)據(jù)率，滿足ＡＮＳＩ／ＴＩＡ／ＥＩＡ－６４４標(biāo)準(zhǔn)。其中ＤＳ９０ＬＶ３１可實(shí)現(xiàn)四路低電壓ＴＴＬ信號(hào)轉(zhuǎn)低電壓差分信號(hào)，而ＤＳ９０ＬＶ３２則可實(shí)現(xiàn)四路低電壓差分信號(hào)轉(zhuǎn)低電壓ＴＴＬ信號(hào)。

３．２ ＦＰＧＡ功能模塊

本設(shè)計(jì)采用Ｘｉｌｉｎｘ公司的ＦＰＧＡ?Ｆｉｅｌｄ Ｐｒｏ-ｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ，現(xiàn)場(chǎng)可編程門陣列?芯片ＸＣ２Ｖ５００來(lái)實(shí)現(xiàn)高速數(shù)據(jù)緩存。ＸＣ２Ｖ５００屬于Ｖｉｒ-ｔｅｘ－ＩＩ系列，是一種高密度、高性能的ＦＰＧＡ。ＸＣ２Ｖ５００可通過(guò)ＪＴＡＧ接口實(shí)現(xiàn)在線編程；它采用０．１５ｍ和０．１２ｍ混合工藝設(shè)計(jì)；內(nèi)核電壓為１．５Ｖ，低功耗；可支持多種接口標(biāo)準(zhǔn)；內(nèi)部時(shí)鐘頻率可達(dá)４２０ＭＨｚ；采用專門的在系統(tǒng)可編程ＰＲＯＭ芯片１８Ｖ０４進(jìn)行配置。

    ＦＰＧＡ的主要功能是高速數(shù)據(jù)緩存及判斷傳輸數(shù)據(jù)幀頭錯(cuò)誤、幀長(zhǎng)度錯(cuò)誤，具體說(shuō)明如下：

（１）高速數(shù)據(jù)緩存

雷達(dá)數(shù)據(jù)形成分機(jī)以１０ＭＨｚ的頻率，每秒發(fā)送２０００～３０００幀、每幀６４００字節(jié)的數(shù)據(jù)，將如此高速、大量的數(shù)據(jù)進(jìn)行準(zhǔn)確無(wú)誤的緩存是本系統(tǒng)的技術(shù)難點(diǎn)之一。本方案將數(shù)據(jù)形成分機(jī)送過(guò)來(lái)的數(shù)據(jù)先放在ＦＰＧＡ的異步ＦＩＦＯ?Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ?存儲(chǔ)器里，ＦＩＦＯ存儲(chǔ)器同時(shí)要有與數(shù)據(jù)形成分機(jī)及ＵＳＢ的接口，且兩接口操作互不干涉，以提高數(shù)據(jù)吞吐率。根據(jù)ＦＩＦＯ存儲(chǔ)器的Ｆｕｌｌ和Ｅｍｐｔｙ標(biāo)志可判斷存儲(chǔ)器全滿或空。ＦＩＦＯ存儲(chǔ)器的特點(diǎn)是：不需要地址尋址，可簡(jiǎn)化控制信號(hào)；數(shù)據(jù)寫入和讀出不依賴于數(shù)據(jù)速率，可以慢寫快讀、也可快寫滿讀；進(jìn)行數(shù)據(jù)寬度和存儲(chǔ)深度的擴(kuò)展不會(huì)增加額外的時(shí)間延遲，因此滿足了上述要求。

數(shù)據(jù)形成分機(jī)發(fā)送的數(shù)據(jù)包括１６ Ｂｉｔ并行數(shù)據(jù)信號(hào)Ｄａｔａ、數(shù)據(jù)有效標(biāo)志信號(hào)Ｆｌａｇ、時(shí)鐘信號(hào)Ｃｌｋ及復(fù)位信號(hào)Ｒｅｓｅｔ。圖２為數(shù)據(jù)形成分機(jī)與ＦＰＧＡ數(shù)據(jù)傳輸接口時(shí)序圖。其中Ｒｅｓｅｔ為清零信號(hào)，除Ｔ１時(shí)間外均保持低電平；Ｆｌａｇ信號(hào)高電平持續(xù)時(shí)間為３２０μｓ；Ｃｌｋ為１０ＭＨｚ的讀時(shí)鐘。ＦＰＧＡ接收到數(shù)據(jù)形成分機(jī)發(fā)來(lái)的數(shù)據(jù)有效標(biāo)志信號(hào)Ｆｌａｇ后，將首先確定數(shù)據(jù)幀頭，然后以１０ＭＨｚ的時(shí)鐘頻率Ｃｌｋ讀１６ Ｂｉｔ并行數(shù)據(jù)信號(hào)Ｄａｔａ并存儲(chǔ)在ＦＩＦＯ存儲(chǔ)器中，以等待ＵＳＢ控制芯片取走。

（２）判斷幀數(shù)據(jù)錯(cuò)誤

數(shù)據(jù)形成分機(jī)發(fā)送過(guò)來(lái)的每幀數(shù)據(jù)的幀頭、幀長(zhǎng)度是固定的。ＦＰＧＡ對(duì)接收的每一幀數(shù)據(jù)都需要判斷幀頭及幀長(zhǎng)度是否錯(cuò)誤。每出現(xiàn)一次錯(cuò)誤，ＦＰ-ＧＡ?xí)?duì)其進(jìn)行一次累加，對(duì)應(yīng)產(chǎn)生一個(gè)脈沖，然后將其用７４ＨＣ２４４驅(qū)動(dòng)后分別接ＬＥＤ顯示燈，就可以二進(jìn)制方式顯示錯(cuò)誤次數(shù)。

３．３ ＵＳＢ傳輸模塊

通過(guò)ＵＳＢ傳輸模塊可把存在ＦＩＦＯ存儲(chǔ)器里的數(shù)據(jù)傳送給計(jì)算機(jī)并記錄下來(lái)，本設(shè)計(jì)采用Ｃｙｇｎａｌ公司的Ｃ８０５１Ｆ系列ＵＳＢ控制芯片Ｃ８０５１Ｆ３２０。Ｃ８０５１Ｆ３２０是將微控制器和ＵＳＢ控制器集成在一起的芯片，完全符合ＵＳＢ１．１規(guī)范，最大傳輸速度可達(dá)１２Ｍｂｐｓ。Ｃ０８０１Ｆ３２０的運(yùn)行指令采用流水線結(jié)構(gòu)，機(jī)器周期由標(biāo)準(zhǔn)８０５１的１２個(gè)系統(tǒng)時(shí)鐘周期降為一個(gè)系統(tǒng)時(shí)鐘周期，處理能力大大提高。它還內(nèi)嵌ＪＴＡＧ調(diào)試電路，可在系統(tǒng)編程和調(diào)試等。ＦＰＧＡ與Ｃ８０５１Ｆ３２０之間的具體連接控制框圖如圖３所示。

當(dāng)ＰＣ機(jī)向Ｃ８０５１Ｆ３２０發(fā)出接收數(shù)據(jù)的命令后，Ｃ８０５１Ｆ３２０便可給ＦＰＧＡ發(fā)控制信號(hào)，以使ＦＰＧＡ在下一幀數(shù)據(jù)開始時(shí)打開ＦＩＦＯ寫使能；數(shù)據(jù)形成分機(jī)通過(guò)寫操作不斷將數(shù)據(jù)存入ＦＩＦＯ存儲(chǔ)器。當(dāng)ＦＩＦＯ存儲(chǔ)器中的數(shù)據(jù)達(dá)到一幀時(shí)，Ｆｕｌｌ標(biāo)志有效，向Ｃ８０５１Ｆ３２０請(qǐng)求中斷，并將寫使能關(guān)閉，讀使能打開；Ｃ８０５１Ｆ３２０響應(yīng)中斷后將以ＣＬＫ時(shí)鐘頻率讀ＦＩ-ＦＯ存儲(chǔ)器中的數(shù)據(jù)ＤＡＴＡ；每讀完一幀，ＦＩＦＯ存儲(chǔ)器的讀使能關(guān)閉，寫使能打開，同時(shí)接收下一幀數(shù)據(jù)，直到ＰＣ機(jī)發(fā)停止命令或接收完要求的幀數(shù)。

４　軟件設(shè)計(jì)

Ｃ８０５１Ｆ３２０中的８０５１內(nèi)核不但與ＭＣＳ－５１指令完全兼容，而且Ｃｙｇｎａｌ公司的工具包還為其提供了基于Ｗｉｎｄｏｗｓ的ＵＳＢ總線驅(qū)動(dòng)程序和功能驅(qū)動(dòng)程序，這樣，用戶就可以從煩瑣的驅(qū)動(dòng)程序開發(fā)中解脫出來(lái)，從而大大減少開發(fā)時(shí)間、風(fēng)險(xiǎn)和成本。

本系統(tǒng)軟件設(shè)計(jì)由兩部分組成：動(dòng)態(tài)鏈接庫(kù)和應(yīng)用程序。動(dòng)態(tài)鏈接庫(kù)負(fù)責(zé)與內(nèi)核的ＵＳＢ功能驅(qū)動(dòng)程序通信并接收應(yīng)用程序的各種操作請(qǐng)求，而應(yīng)用程序則負(fù)責(zé)對(duì)傳輸數(shù)據(jù)進(jìn)行記錄、顯示并實(shí)時(shí)顯示數(shù)據(jù)傳輸?shù)臓顟B(tài)。

動(dòng)態(tài)鏈接庫(kù)的工作原理如下：當(dāng)它收到應(yīng)用程序的數(shù)據(jù)傳輸請(qǐng)求后，會(huì)創(chuàng)建兩個(gè)線程：數(shù)據(jù)傳輸線程和記錄、顯示線程。其中數(shù)據(jù)傳輸線程負(fù)責(zé)將數(shù)據(jù)寫到應(yīng)用程序要提交的內(nèi)存；而記錄、顯示線程則負(fù)責(zé)給應(yīng)用程序發(fā)送記錄和顯示消息。當(dāng)應(yīng)用程序接收到此消息后，便從它提交的內(nèi)存中讀取數(shù)據(jù)并存盤和顯示。

用戶態(tài)應(yīng)用程序的主要功能是開啟或關(guān)閉ＵＳＢ設(shè)備、檢測(cè)ＵＳＢ設(shè)備、設(shè)置數(shù)據(jù)傳輸幀數(shù)、通過(guò)ＵＳＢ接口傳輸、記錄并顯示數(shù)據(jù)、實(shí)時(shí)顯示數(shù)據(jù)傳輸?shù)臓顟B(tài)包括幀數(shù)、字節(jié)數(shù)等，其應(yīng)用程序主流程圖如圖４所示。

本設(shè)計(jì)的應(yīng)用軟件基于Ｗｉｎｄｏｗｓ系統(tǒng)，并采用ＶＣ作為軟件開發(fā)環(huán)境，這樣可以利用現(xiàn)有的軟件資源來(lái)縮短軟件開發(fā)周期，同時(shí)可提供一個(gè)友好、美觀清晰、操作簡(jiǎn)單的圖形使用界面。訪問(wèn)ＵＳＢ接口時(shí)，調(diào)用Ｗｉｎｄｏｗｓ ＡＰＩ函數(shù)能及時(shí)方便地與系統(tǒng)的ＵＳＢ控制芯片進(jìn)行通信，并且可以將傳輸來(lái)的數(shù)據(jù)保存并顯示在計(jì)算機(jī)上。

５ 結(jié)束語(yǔ)

本文設(shè)計(jì)的基于ＦＰＧＡ和ＵＳＢ的高速數(shù)據(jù)傳輸、記錄系統(tǒng)不但具有體積小、功耗低、成本低、使用靈活方便、硬件電路簡(jiǎn)單、可在線更新等特點(diǎn)；而且還充分利用了微機(jī)的資源，因而易開發(fā)且擴(kuò)展性好。目前，本系統(tǒng)已投入實(shí)際應(yīng)用之中，基本能達(dá)到高速數(shù)據(jù)傳輸、記錄及顯示的要求，具有較高的實(shí)用價(jià)值。