換體DMA高速數(shù)據(jù)采集電路的CPLD實現(xiàn)
1 換體DMA數(shù)據(jù)采集電路原理
系統(tǒng)原理框圖如圖1所示。在時序電路的控制下,模擬輸入開關將多達16路(單端輸入)或8路(差分輸入)的模擬輸入信號經多路開關送至放大器的輸入端,放大后由內含采樣/保持電路的模數(shù)轉換器AD774B轉換成數(shù)字量,轉換完的數(shù)字量經時序電路的控制寫入兩個存儲體的一個(例如存儲體0)中。每個存儲體有4KB的容量,但實際使用中的存儲體容量可設定為小于4KB。當計數(shù)到設定的存儲容量后,控制電路產生換體信號,后續(xù)的A/D轉換數(shù)據(jù)自動地存入另一個存儲體(存儲體1)。同時控制電路向主機發(fā)出DMA請求信號,主機響應請求后在時序電路的配合下,從已存夠規(guī)定數(shù)據(jù)的存儲體(存儲體0)中讀入所存的數(shù)據(jù)。這樣存儲體0和存儲體1交替存取,直到規(guī)定的換體次數(shù)計完為止。
數(shù)據(jù)采集電路中,時序控制電路、地址發(fā)生器、多路控制驅動器等芯片眾多,占用了大部分體積,邏輯時序復雜。用CPLD實現(xiàn)這些電路則顯得簡單明了,如圖2所示。圖2中地址發(fā)生器、雙端口RAM、時序控制等電路都可以用HDL語言或原理圖,或是兩者結合來實現(xiàn),使電路開發(fā)簡單、靈活、方便。
2 采用CPLD實現(xiàn)換體DMA
CPLD的開發(fā)必須經過前期的邏輯設計、前仿真、后仿真、目標代碼下載及在線調試等過程,該設計過程是借助ALTERA公司的EDA軟件MAXPLUS II 10.1來實現(xiàn)的。MAXPLUS II支持原理圖輸入、HDL語言輸入、設計波形輸入等。本設計則是將原理圖和HDL語言輸入相結合,這樣既可以加快開發(fā)速度,又不失靈活性。本電路設計所用的CPLD芯片—FLEX10K30E。它是ALTERA公司1995年把EAB與邏輯陣列塊相結合的產品,增加了許多FLEX10KA、B系列沒有的新特點;FLEX10K30E內有30000個邏輯門,247576個RAM位,支持3.3V、5V多種電源,速度等級高。
2.1 數(shù)據(jù)緩存——雙端口RAM
雙端口RAM的核心是存儲器陣列,它的讀與寫相互獨立,有各自的時鐘線、地址總線、數(shù)據(jù)總線和使能端。在數(shù)據(jù)采集時,數(shù)據(jù)進入存儲器進行緩存,同時CPU可以從緩存中取出數(shù)據(jù)讀進計算機內存。在傳統(tǒng)的雙RAM換體方案中要實現(xiàn)換體,存儲器芯片必須使用偶數(shù)片來交互存儲;當A/D數(shù)據(jù)位數(shù)超過8位時,需要另加芯片來存儲高于8位的數(shù)據(jù)。在CPLD中設計雙端口RAM模塊不但實現(xiàn)了雙RAM換體功能,而且使緩存RAM的數(shù)據(jù)位數(shù)、存儲量大小可以根據(jù)需要任意配置。
如上所述,在CPLD中設計雙端口RAM,可以有兩種方式:原理圖輸入和HDL語言輸入。本設計采用的是MAXPLUS II庫中的LPM_RAM_DP宏,原理圖如圖3所示。
在LPM_RAM_DP宏中總共有10個可配置參數(shù)。通常情況下,只配置LPM_WIDTH(數(shù)據(jù)寬度)、LPM_WIDTHAD(地址總線寬度)、USE_EAB(是否使用嵌入式陣列塊EAB)三個參數(shù)。在本設計中,AD774B的數(shù)據(jù)寬度是12位,轉換速率為8微秒,所以配置了LPM_WIDTH=12，LPM_WIDTHAD=10(緩存容量為1K),USE_EAB=ON。對于緩存的大小,可以在調試過程中根據(jù)具體采集速度和緩存要求進行在線調整,而不影響其他邏輯電路。
圖3LPM_RAM_DP模塊中rdaddress、rden、rdclock、rdclken、q分別為讀端的地址線、使能端、時鐘線、時鐘使能和數(shù)據(jù)線;data、wraddress為寫端的數(shù)據(jù)總線和地址總線。圖3的雙端口RAM模塊并沒有BUSY端,當寫地址和讀地址相同時,數(shù)據(jù)位沖突,讀寫不能正常工作。在實際工作中,這種問題是不應該出現(xiàn)的。結合本系統(tǒng)的具體需要,在此引入了存儲器分頁概念,即把1K字節(jié)的雙端口RAM分為2頁,每頁512字節(jié),分別為讀緩存頁和寫緩存頁,兩者相互交換。當采集數(shù)據(jù)量達到512字節(jié)時,系統(tǒng)馬上申請DMA傳送,把剛轉換完的第一頁中的512字節(jié)數(shù)據(jù)送給計算機,傳送結束后等待下一次DMA申請;與此同時,A/D繼續(xù)工作,轉換的數(shù)據(jù)放在第2頁0～511地址中。任何時候讀寫都分別在不同的頁工作,從而有效地避免了數(shù)據(jù)沖突,但又不影響數(shù)據(jù)傳輸速度。具體的分頁控制主要由地址發(fā)生器設計確定。
2.2 分頁地址發(fā)生器
分頁地址發(fā)生器不但要產生雙端口RAM的讀寫地址,而且還要為緩存器分頁;頁寫滿時,還要提供DMA傳輸申請信號。為了增強靈活性,讀寫地址發(fā)生器由VHDL語言編程集中在一個模塊實現(xiàn),部分程序如下:
signal wtmp:integer range 0 to 1023;
signal rtmp:integer range 0 to 1023;
signal page:intefer range 0 to 1;
if(wclk＇event and wclk=＇1＇) then
if(wtmp>1023) then wtmp<=0;
else wtmp<=wtmp+1; --wtpm為寫地址值
end if;
if (0=
else page<=1; --“0”代表第0頁
end if; --“1”代表第一頁
if(wtmp=512 and wtmp=1023)then page_full<=＇1＇;
else page_full<=＇0＇; --page-full為頁寫滿標志,同時為DMA傳送申請信號
end if;
end if;
if(page=0)then rtmp<=0; --不同的頁置不同的數(shù)據(jù)讀地址初始值
else if(page=1)then rtmp<=512;
end if;
if(rclk＇event and rclk=＇1＇) then
if(en=＇1＇ and rtmp<1024) then rtmp<=rtmp+1;
end if; --rtmp為讀地址值
end if;
代碼經過編譯生成的原理框圖如圖3的ADD_CREATE模塊。在圖形輸入編輯環(huán)境下,可以把它作為一個標準的原理圖與其他模塊連接;寫地址時鐘WCK由AD774B的STS端產生,每一組數(shù)據(jù)轉換結束后,地址發(fā)生器加1,讀地址時鐘RCK由DMA應答信號DACK提供;PAGE_FULL在0頁或1頁滿時變?yōu)楦唠娖?經D觸發(fā)器申請DMA傳輸,把剛滿頁的數(shù)據(jù)送給計算機內存。
2.3 時序邏輯電路的設計
在數(shù)據(jù)采集電路中,時序邏輯電路主要解決地址譯碼、時序邏輯控制、數(shù)據(jù)鎖存等功能。用普通的中小規(guī)模集成電路實現(xiàn),電路組成龐大;而用VHDL語言實現(xiàn)則簡單靈活、易于更新升級。圖3中的微機譯碼電路、數(shù)據(jù)緩沖器、D觸發(fā)器等都可以在MAXPLUS II的圖形編輯環(huán)境下,從庫中直接調出。計算機在每次DMA傳送中都向外設輸出一個應答信號DACK和讀允許信號IOR,利用這個特點,正好把它們作為讀緩存的地址時鐘,即每DMA傳送一次,讀地址加1;AD774B每轉換完一組數(shù)據(jù),在STS端輸出由低電平轉為高電平,剛好給寫緩存提供寫地址時鐘,同時經過適當延時,STS又可以送到R/C端作為A/D下一次轉換的啟動信號。
3 DMA的應用
數(shù)據(jù)傳送的查詢方式和中斷方式都是在CPU的控制下進行的,因而傳輸速率受CPU指令運行速度的限制。直接存儲器存取方式,即DMA方式。存儲器與外設在DMA控制器控制下,直接傳送數(shù)據(jù)而不通過CPU,傳輸速率主要取決于存儲器存取速度。所以在DMA過程中,數(shù)據(jù)傳輸完全由DMA控制器8237A控制,不占用CPU時間。
在本換體DMA高速數(shù)據(jù)采集電路中,用復雜可編程邏輯器件CPLD來實現(xiàn)數(shù)據(jù)緩存、帶分頁功能的地址發(fā)生器以及復雜的邏輯和時序電路等,使得電路大大簡化;同時硬件電路軟件化,具有可在線更新、升級容易、保密性強等特點。本換體DMA高速數(shù)據(jù)采集電路已成功地應用在生物醫(yī)學儀器、核譜獲取電路中。
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